本软件是配合WPE使用的,因为很多WPE的十六进制很难读,如果可以直接查到十六进制数对应的文字,这样就非常方便了,因为16进制是我们所不熟悉的,如果换成熟悉的文字,我们研究封包将方便很多,当然,本软件的功能不仅限于此,在很多场合,遇到进制问题和AscII交织的问题是,使用本工具一定给你带来非常大的方便!下面的是使用方法,结合封包的16进制讲解!
2021-03-30 00:07:42 12KB 专家 破解 进位 进位v1.3
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eetop.cn_Verilog 实现一个16位超前进位加法器.对初学者是十分有帮助的
2021-03-28 13:51:47 2KB 超前进位
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4bit超前进位加法器(CLA)源代码,用组合逻辑实现
2021-02-26 11:13:48 869B CLA 加法器 verilog
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.circ文件。华中科技大学计算机组成原理实验二运算器实验Logisim源文件,里面有8位可控加减法器设计、32位算术逻辑运算单元ALU设计、四位先行进位74182、四位快速加法器 、8位快速加法器、16位快速加法器、5位阵列乘法、6位补码阵列乘法器等电路,已经连接画好了。alu自动测试是100分。
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包括4位超前几位加法器,32位超前进位加法器及测试程序和电路图
2020-01-03 11:43:07 251KB 32位超前进位加法器 VHDL
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采用门级电路实现4位超前进位加法器,文档含有门级电路图设计,代码以及仿真截图
2019-12-21 20:40:28 147KB verilog
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字典序、邻位对换、递增进位制数,递减进位制数以及两种递归算法的C++实现,包含代码和exe文件,供大家参考!
2019-12-21 20:26:34 880KB 全排列 字典序 邻位对换 进位制数
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用verilog语言编写的补码加减法器,其中三位数值为,一位符号位。
2019-12-21 20:19:21 606B 补码四位加减法器,verilogHDL
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一个用Verilog语言编写的四位超前进位全加器,附带激励模块
2019-12-21 18:58:23 4KB verilog
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