有测试文件，代码准确无错。为提高运算速度，可以参照超前进位加法器的设计思路，把16位加法器中的每四位作为一组，用位间快速进位的形成方法来实现16位加法器中的“组间快速进位”，就能得到16位快速加法器。其工作特点是组内并行、组间并行。设16位加法器，4位一组，分为4组：
2021-10-04 15:19:23
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本次实验采用的是TEC-XP实验机。TEC-XP机是一台软、硬件相对完整、配置小巧合理的
完整计算机系统。机器有运算器、控制器、存储器、输入设备、输出设备等计算机完整要素。
TEC-XP的组成可分为硬件组成和软件组成。
2021-09-16 10:27:17
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计算机组成原理实验（课程项目）
使用 Verilog HDL 实现的简易单周期和多周期 CPU 设计。
中山大学计算机学院
操作系统原理实验（Laboratory of Computer Organization, DCS209）
教师：何朝东
2018-2019 学年第一学期（大二上）
目录说明
这些文件是从 Vivado 2018.1 的工程中提取的，仅保留了.srcs目录。
：多周期 CPU 设计与实现。
：单周期 CPU 设计与实现。
：子模块，作用是将十六进制数转换为可供七段数码管显示的编码。
2021-09-11 14:03:12
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