原创声明:该设计来自合肥工业大学成员设计，设计资料仅供参考，不可用于商业用途。 数字频率计电路功能概述: 本设计采用TMS320F2812 DSP 芯片，制作了一台简易数字频率计。本设计综合了传统的多周期测量和等精度测量方法，实现了对被测信号频率、周期、脉宽和占空比宽范围、高精度的测量。提出了一种在无需任何外部硬件控制情况下，利用DSP 2812丰富的软件资源实现等精度测量的一种方法。它根据每个门闸时间内高频标准脉冲的个数与已知被测信号的个数，求得被测信号频率，最后再通过多次测量取平均值的方法得到最终结果。系统测试结果表明我们的设计是可行的。 硬件设计: 数字频率计系统硬件设计由四部分组成:整形电路、DSP选择与F2812最小系统（参照链接:https://www.cirmall.com/circuit/4560/）、通讯模块和电池管理模块。具体介绍说明，详见附件内容。 关键代码截图:

基于FPGA的数字频率计介绍: 数字频率计是一种基本的测量仪器，是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，它被广泛应用与航天、电子、测控等领域。 它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用液晶显示器显示出来。根据数字频率计的基本原理，本文设计方案的基本思想是分为四个模块来实现其功能，即整个数字频率计系统分为分频模块、计数模块、锁存器模块和显示模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。 而且，本设计方案还要求，被测输入信号的频率范围自动切换量程，控制小数点显示位置，并以十进制形式显示。本文详细论述了利用VHDL硬件描述语言设计，并在EDA（电子设计自动化）工具的帮助下，用大规模可编程器件（CPLD）实现数字频率计的设计原理及相关程序。特点是:无论底层还是顶层文件均用VerilogHDL语言编写，避免了用电路图设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法。 整个频率计设计在一块CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。该设计方案对其中部分元件进行编程，实现了闸门控制信号、多路选择电路、计数电路、位选电路、段选电路等。 附件内容截图:

频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。

频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。 　　随着现代科学技术的发展，频率及时间的测量以及它们的控制技术在科学技术各领域，特别是在计量学、电子技术、信息科学、通信、天文和电子仪器等领域占有越来越重要的地位。从国际发展的趋势上看，频率标准的准确度和稳定度提高得非常快，几乎是每隔6至8年就提高一个数量级。本系统采用DSP的数

基于FPGA数字频率计的设计与实现，有完整的仿真结果实验，板子介绍，功能介绍，功能实现等等。使用Verilog语言，对各项技术也有详细的介绍

做结课课程设计时找的资料，自己做的时候数字频率器显示比较好，此资料可做相关参考。内含Multisim仿真，我自己做的时候用的是protues仿真，都可以。

4位数字频率计Multisim仿真源码，Multisim10以上版本均可打开运行.

简易数字频率计(数字电路课程设计)

设计性实验 实验一、数字频率计的设计 二、实验内容 本次实验要求设计一个数字频率计，频率测量范围为1Hz~50MHz，采用100MHz的基准时钟。刷新时间不大于2秒（最长2秒刷新一次频率显示）。功能示意框图如图3-1： 图3-1 数字频率计功能示意图 三、实验提示 本次实验要求设计一个数字频率计，对输入频率进行测量。根据实验的要求，频率测量的范围为1Hz~50MHz，跨度较大，考虑到若完全输出至少需要8位，位数较多，因此可考虑分档显示，用三到四位显示数值，一位显示档位。 本实验要实现一个数字频率计，核心部分是要实现一个脉冲计数器，对输入脉冲进行计数，然后再转化输出。由于需要测量的最小频率为1Hz，可以考虑使用一个频率为0.5Hz的门控信号，让它在高电平期间计数被测信号的上升沿，对于0.5Hz的门控信号而言，它的每个高电平持续时间为1秒，被测信号上升沿的数目即为待测信号的频率。 考虑本次实验的基准时钟为100MHz，因此必须分频到0.5Hz才能完成计数被测信号上升沿的功能，因此要让基准时钟通过加一个分频器以得到0.5Hz的门控信号。 题目指标要求刷新时间不大于2秒，可以在前次计数结束后，即门控信号为低电平期间将计数值清零，计数器停止计数。当门控信号的上升沿来时，计数器进入下一次计数，这样刷新时间为2秒，符合设计要求。 对于显示模块的实现，由实验版的电路图中看可发现在控制数码管显示只有一个4511去控制，则一次只能显示一个数码，因此如何实现多位的显示，是本模块实现的关键。

用quartus2编译和仿真的，就三个模块，vhdl的程序，很简单，有三个档：1档为Hz级的，2档为KHz级的，3档为MHz级的。fen模块要注意，使用的3MHz的分频频率是可以改变的，不固定。绝对让你满意