为了解决视频图形显示系统中多个端口访问DDR3的数据存储冲突，设计并实现了基于FPGA的DDR3存储管理系统。DDR3存储器控制模块使用MIG生成DDR3控制器，只需通过用户接口信号就能完成DDR3读写操作。DDR3用户接口仲裁控制模块将中断请求分成多个子请求，实现视频中断和图形中断的并行处理。帧地址控制模块确保当前输出帧输出的是最新写满的帧。
2021-06-04 20:56:59
90KB
1
DDR3数据传输速率已经达到1600Mbps以上，设计采用fly-by拓扑结构，但是在使用的过程中我们需要注意一些问题，否则会带来严重的信号完整性和时序问题
2021-06-04 14:07:21
648KB
1
DDR3 JEDEC 官方标准文档 JESD79FJESD79-3F，Jedec组织对于DDR3 SDRAM的标准要求和定义
2021-06-03 10:19:20
10.8MB
1
完成OV5640的视频采集，通过DDR3芯片缓存图像，然后通过VGA将视频图像传输到PC进行显示。Xilinx ISE14.7调试成功
2021-05-31 16:14:45
27.61MB
1
4G ddr3 数据手册。西安紫光，国产DDR3。资源很好。欢迎下载. 含有描述器件布局结构。读取时序。命令码，真值表等信息。
2021-05-26 08:56:29
1.38MB
1