搜索【乘法器；】的结果

FPGA_图像卷积算法_代码、工程（分辨率可变、支持多通道、8个乘法器），以流水并行方式，快速实现算法。

2021-03-30 22:17:14 10.58MB FPGA 图像卷积 分辨率可变 代码、工程

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Verilog HDL实现单精度浮点乘法器

舍入过程中可以使用直接choping和就近舍入，考虑可就近舍入过程中引起尾码加一导致阶码增加的情况。已通过Quartus_ii\Modelsim的联合仿真。

2021-03-24 14:18:36 7.18MB VerilogHDL 浮点乘法器 Modelsim Quartus_ii

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Verilog实现16bits有符号型乘法_1.zip

博文《Verilog实现16bits*16bits有符号型乘法（1）》的源代码

2021-03-20 20:38:56 3KB verilog乘法 阵列乘法器 Multiplier

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VHDL 乘法器，适用于初学者

2021-03-17 09:06:43 13KB VHDL 乘法器

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neuron_hardware：具有verilog的单个神经元实现。该节点包含一个乘法器和累加器模块以及一个S型模块，并以64 * 64像素为输入。到

2021-03-13 14:36:33 4.08MB VHDL

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原码一位乘法器.rar

原码一位乘，两个原码数相乘，其乘积的符号为相乘两数符号的异或值，数值则为两数绝对值之积。这里是原码的设计与实现，包括说明

2021-03-04 20:24:15 287KB 原码一位乘法器

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计算机组成原理课程设计内容，跟着老师的讲解，自己一步步做的。（1）Logisim仿真乘法器，原码一位乘。（2）Logisim仿真乘法器，补码一位乘。

2021-03-04 20:13:50 67KB logisim 乘法器 原码一位乘 补码一位乘

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verilog HDL 16位乘法器实现及testbench文件

适合新手学习verilog HDL语言。并附有testbench文件，共新手学习使用。适合新手学习verilog HDL语言。并附有testbench文件，共新手学习使用。

2021-02-27 09:10:41 2KB testbench+ve HDL 16位乘法器

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shiyan7.rar

8位硬件乘法器设计源文件

2021-02-27 09:03:45 5.62MB vhdl 乘法器 EDA

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verilog编写一个符合IEEE标准的32位单精度乘法器

使用verilog实现了设计了一个符合IEEE标准的32位单精度浮点数乘法器，并使用Modelsim进行仿真。

2021-02-24 17:02:30 5.89MB verilog fpga IEEE754 浮点数乘法器

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