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vhdl 16位乘法器

使用硬件编程语言设计了一个16位加法器并用matlab模拟输入和输出并对这次课程设计进行了总结 Matrix calculation is one of the fundamental mathematic calculations commonly used in advanced signal processing algorithms for a wide range of applications, such as satellite navigation systems, complex control systems and etc. In order to implement such advanced signal processing algorithms on an FPGA based embedded system, we need to use VHDL to design a matrix multiplier core for a Xilinx FPGA device.

2020-04-01 03:08:14 7.94MB vhdl matlab

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Verilog 16位乘法器

通过移位相加的方法，实现两个16位二进制数据的相乘。经过测试，能够得到正确的结果。

2020-04-01 03:07:41 2KB Verilog 乘法器

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verilog HDL 16位乘法器实现及testbench文件

适合新手学习verilog HDL语言。并附有testbench文件，共新手学习使用。

2020-04-01 03:03:11 1KB testbench+verilog HDL 16位乘法器

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乘法器设计

32bit乘法器设计，使用booth编码和Wallance tree设计

2020-01-13 03:07:41 2.2MB 乘法器

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浮点数乘法器，verilog

浮点数乘法器,verilog,可直接综合

2020-01-04 03:15:32 3KB 浮点数乘法器 verilog FPGA

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4*4有符号数的乘法器设计的Hspice实现

4*4的华莱士树乘法器实现了直接处理带符号数乘法

2020-01-04 03:14:51 5KB Hspice 乘法器

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简单乘法器和除法器的FPGA设计

乘法器的设计思想，其实就是把乘法还原成加法来实现。注意一点，就是进入乘法器的数据和结果数据，要在正确的时间提取。乘法不能过快，要慢于计算周期。简单除法的思想，就是将除法，还原为减法的过程。

2020-01-03 11:29:35 304KB FPGA Verilo 串行乘法器 简单除法器

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MULISM电路仿真模拟乘法器

模拟乘法器，完成调幅解调，分频混频功能进行电路设计、并用EWB,multisim或Pspice 或ADS软件进行电路仿真和电路调试。至少实现如下功能： a) 单音普通调幅波，调制度可调；双边带调幅波。 b) 混频功能 c) 二倍频。 d) 自行设计其他功能

2020-01-03 11:16:42 262KB 模拟乘法器 调幅解调

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CSD编码乘法器的设计以及FPGA实现

这三篇文章都对CSD乘法器做了相关介绍，同时也给出了基于FPGA的实现方法。

2019-12-28 17:24:32 538KB CSD 乘法器 FPGA

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verilog 4位乘法器

Verilog 4位乘法器设计实现4位二进制数的乘法运算

2019-12-21 22:25:31 655B 乘法器

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