五级流水线MIPS指令集cpu设计，verilog语言，通过modelsim与ISE并下载FPGA验证（计算机组成原理）

数字电路课程大作业，花了三天写完了一个比较简单版本的（16位二进制命令，8位数据，可实现加减绝对值等多种功能），自主设计CPU自主编写代码，附加英文report，开发环境ISE（课堂上认真做的和抄的分数差不多，所以来这里赚点积分吧，也不荒废做了几天的苦力，本科生可参考）

一个简单的用verilog语言描述的RISC_CPU的例子，这个例子结构简单，对于初学者很有用

四位cpu的设计，可以实现简单的指令，对于初学者是个不错的例子，使用VHDL语言

12条MIPS指令多周期CPU设计【ISE实现

1. 深入掌握CPU的工作原理，包括ALU、控制器、寄存器、存储器等部件的工作原理； 2. 熟悉和掌握指令系统的设计方法，并设计简单的指令系统； 3. 理解和掌握小型计算机的工作原理，以系统的方法建立起整机概念； 4. 理解和掌握基于VHDL语言和TEC-CA硬件平台设计模型机的方法。 二、设计要求 　　参考所给的16位实验CPU的设计与实现，体会其整体设计思路，并理解该CPU的工作原理。在此基础上，对该16位的实验CPU（称为参考CPU）进行改造，以设计得到一个8位的CPU。总的要求是将原来16位的数据通路，改成8位的数据通路，总的要求如下： 将原来8位的OP码，改成4位的OP码； 将原来8位的地址码（包含2个操作数），改成4位的地址码（包含2个操作数）。 　　在上述总要求的基础上，对实验CPU的指令系统、ALU、控制器、寄存器、存储器进行相应的改造。具体要求如下： 修改指令格式，将原来指令长为16位的指令格式改成8位的指令长格式； 设计总共16条指令的指令系统。此指令系统可以是参考CPU指令系统的子集，但参考CPU指令系统中A组和B组中的指令至少都要选用2条。此外，常见的算术逻辑运算、跳转等指令要纳入所设计的指令系统； 设计8位的寄存器，每个寄存器有1个输入端口和2个输出端口。寄存器的数量受控于每一个操作数的位数，具体要看指令格式如何设计； 设计8位的ALU，具体要实现哪些功能与指令系统有关。设计时，不直接修改参考CPU的VHDL代码，而是改用类似之前基础实验时设计ALU的方式设计； 设计8位的控制逻辑部件，具体结合指令功能、硬布线逻辑进行修改； 设计8位的地址寄存器IR、程序计数器PC、地址寄存器AR； 设计8位的存储器读写部件。由于改用了8位的数据通路，不能直接采用DEC-CA平台上的2片16位的存储芯片，需要按照基础实验3的方法设计存储器。此种方法不能通过DebugController下载测试指令，因此测试指令如何置入到存储器中是一个难点。设计时，可以考虑简单点地把指令写死在存储器中（可用于验证指令的执行），然后用只读方式读出来；或者考虑在reset的那一节拍里，实现存储器中待测试指令的置入； （可选项）设计8位的数据寄存器DR； （可选项）不直接设计存储器RAM，而是采用DEC-CA平台上的2片16位的存储芯片.在实现了第9个要求的基础上，实现由Debugcontroller置入待测试指令； （可选项）顶层实体，不是由BDF方式画图实现，而是用类似基础实验4（通用寄存器组）中设计顶层实体的方式，用VHDL语言来实现。 （可选项）自己设想 　　利用设计好的指令系统，编写汇编代码，以便测试所有设计的指令及指令涉及的相关功能。设计好测试用的汇编代码后，然后利用Quartus II软件附带的DebugController编写汇编编译规则。接着，利用DebugController软件把汇编编译之后的二进制代码置入到所采用的存储器中，并对设计好的8位CPU进行测试。

本文的主体部分首先详细描述了处理器各个独立功能模块的设计，为后续的整体设计实现提供逻辑功能支持。随后按照单周期、多周期、流水线的顺序，循序渐进的围绕着指令执行过程中需经历的五个阶段，详细描述了3个版本的处理器中各阶段的逻辑设计。在完成了各个版本的CPU的整体逻辑设计后，通过Quartus II时序仿真软件在所设计的CPU上运行了测试程序，测试输出波形表明了处理器逻辑设计的正确性。 附录包含了三个版本处理器实现的源码。

一个VerilogHDL语言实现的MIPS指令系统多周期CPU，内附源代码，设计图及详细设计文档，以及运行结果截图。

一个用VerilogHDL语言实现的单时钟周期CPU原代码，里面有完整的工程代码，逻辑图，报告文档等。此CPU共完成了16条常见MIPS指令。

计算机组成课程作业源码。MIPS单周期/多周期流水线设计，多周期流水线实现了数据冒险，控制冒险。代码结构清晰，欢迎交流讨论。