本项目主要利用Verilog语言设计一一个基于MIPS架构的CPU。分别设计指令存储器、寄存器堆、ALU、取指令部件、数据存储器、立即数处理单元、主单元控制器、ALU控制单元。将这些单元连城数据通路，再结合控制单元合成CPU下板验证。并基于该cpu完成了串口收发数据的驱动，并下板测试，功能正确。该代码是基于EP4CE10F17C8开发板的，可直接下板，其他开发板只需稍做改变即可用
2019-12-21 19:32:46
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用Verilog语言设计的流水线CPU，资源里包含了源代码及流水线CPU结构图，与大家分享下
2019-12-21 19:24:19
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利用Xilinx的Vivado套件（包括VivadoHLS）设计的精简指令集CPU架构，里面包含了各个模块所需的仿真文件。下载资源的人需要先了解一下ARM指令集与ARM架构。
2019-12-21 18:58:51
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这是一个简单的8位CPU设计，基于verilog HDL 语言，
在一个模版上进行修改得到的版本，适合于初学者学习使用
2019-12-21 18:51:24
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