摘要：分析系统芯片(SoC)设计中大电容负载的地址总线低功耗设计方法；利用地址总线零翻转编码和解码技术，有效地减少SoC地址总线活动，降低SoC芯片和系统的功耗；同时，应用于实际的SoC设计中，验证它的功能和适用范围。 关键词：低功耗 地址总线 零翻转编解码引 言面向便携式设备的SoC设计，不仅仅要求性能高、体积小，更要求功耗低。一般而言，SoC的静态功耗很小，而对负载电容充放电的动态功耗很大。SoC内部，总线上挂着很多功能设备，导致总线的电容负载很大。如果总线与片外设备联系，那么，它还要驱动很长的片外连线以及片外设备，负载高达50pF，比SoC内部各个节点的电容负载0.05pF
2022-05-27 20:11:15
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书中的每一篇评测，每一篇设计心得，都是 EEWORLD 网友的精心之作。这里没有教科书式的一板一眼，细读每篇文章，就如同与作者之间生动的对话，而知识则充盈在字里行间，开卷有益。
2022-04-13 09:33:58
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引言
随着便携式设备和无线通讯系统在现实生活中越来越广泛的使用，可测性设计(DFT)的功耗问题引起了VLSI设计者越来越多的关注。因为在测试模式下电路的功耗要远远高于正常模式，必将带来如电池寿命、芯片封装、可靠性等一系列问题。随着集成电路的发展，内建自测试(BIST)因为具备了诸多优越性能(如降低测试对自动测试设备在性能和成本上的要求、可以进行At—speed测试及有助于保IP核的知识产权等)，已成为解决SoC测试问题的首选可测性设计手段。
在BIST中常用线性反馈移位寄存器(LFSR)作为测试模式生成器(TPG)。LFSR必须产生很长的测试矢量集才能满足故障覆盖率的要求，但这些矢
2022-04-11 13:56:21
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