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用verilog编写16位加法器乘法器自动售货机.pdf

包括如下实验的verilog设计报告：实验 1 十六位超前进位加法器、实验二十六位加减法器、实验三十六位的乘法器、实验四自动售货机设计。有设计思路、程序代码、测试代码和仿真波形结果。

2024-01-13 20:00:08 282KB verilog 16位加法器 16位乘法器

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超前16位加法器可运行.txt

采用4位超前进位加法器构成，用流水线结构实现，运行速度更快，已用quartus仿真，准确实现有符号位加法运算

2024-01-13 19:15:05 2KB Verilog 超前进位加法器

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基于logisim库中加法器实现的32位加减法器

2023-10-15 20:02:33 9KB logisim

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swjtu电子设计自动化（EDA）实验2报告

2023-04-11 00:05:18 13.13MB EDA

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Verilog实现32位加法器（内含设计代码和测试代码）

本项目实现的是32位加法器，实现思路为连接4个8位加法器，已通过vivado Simulation。使用语言：Verilog 使用软件：vivado 本项目包含： 1、vivado项目文件adder_32.xpr 2、readme.txt 3、vivado自动生成的文档(含设计代码和测试代码)

2023-03-13 12:29:59 64KB Verilog vivado 加法器 32位加法器

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64位可选择实现乘法或者加法功能.doc

可通过se选择是乘法器还是加法器，二者不能同时存在，只能实现其中一个功能，乘法器是基于booth算法的原理，实现64位数据运算

2023-03-06 12:24:36 79KB Verilog 加法器 乘法器 booth算法

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FPGA实验报告2019

FPGA实验报告2019需要的可以自取

2023-02-26 16:33:25 441KB FPGA实验 加法器设计 计数器设计 QuartusII

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高速流水线浮点加法器的FPGA实现

多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运算的FPGA实现方法很有必要。

2023-02-23 18:06:09 183KB 高速流水线 浮点加法器 FPGA实现 文章

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数字化全双工语音会议电路

数字化全双工语音会议电路、电子技术,开发板制作交流

2023-02-02 13:53:05 178KB 数字化全双工语音会议电路 语音会议 加法器 减法器 FPGA 开发板 电子技术 ARM开发板

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组合逻辑电路的设计.docx

利用组合逻辑电路设计电路来解决加法器减法器的应用

2022-12-29 20:19:20 392KB 数字逻辑 组合逻辑电路 加法器减法器

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