搜索【EDA，verilog】的结果

【EDA】FIFO缓存器Verilog及testbench

2021-07-15 09:07:12 7.73MB eda Verilog

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EDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.docEDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.docEDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.doc

2021-06-26 01:06:14 702KB FPGA CPLD EDA VERILOG VHDL

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EDA-Verilog HDL期末复习题总结必过.docx

EDA-Verilog HDL期末复习题总结必过

2021-04-26 09:02:14 325KB EDA-VerilogHDL期

verilog实现自动售货机功能

该代码是简易的自动售货机，具有出货和找零功能，使用quartusⅡ运行。保证运行成功。还包含一份实验报告！

2019-12-22 20:05:53 401KB eda verilog语言

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EDA（verilog）课程设计报告

06级的EDA（verilog）课程设计报告，包括：抢答器，密码锁，电子钟，交通灯控制系统，键盘接口等，感谢师兄的分享，有需要的就下吧

2019-12-21 21:57:25 7.64MB EDA课程设计报告 verilog 抢答器 密码锁

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8位带符号二进制加法器（verilog）

设计带符号位的 8 位加法器电路，每个加数的最高位为符号位，符号位‘1’ 表示-，符号位‘0’表示+

2019-12-21 21:50:08 614B EDA Verilog 二进制加法器

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基于FPGA的数字电子时钟设计

使用verilog语言进行编写程序，综合实现数字电子时钟的功能

2019-12-21 20:53:58 3.94MB EDA Verilog 数字电子时钟

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基于QuartusII的交通灯设计EDA实验(Verilog版)

南昌大学2015年EDA实验课最后一个规定实验，Quartus版本为9.0，所用芯片为EP2C35F672C8

2019-12-21 20:35:49 473KB QuartusII EDA Verilog

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哈工大 EDA课程设计 verilog编程数字秒表

哈工大 EDA课程设计 verilog编程数字秒表哈工大 EDA课程设计 verilog编程数字秒表

2019-12-21 19:34:34 129KB EDA，verilog

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测反应时间Verilog程序

本程序完成以下功能 1. 基本部分当控制开关启，固定间隔一段时(例如 3s)之后，指示灯点亮。完成一次测试后，将被测试者的反应时间显示在数码管上。如果指示灯点亮前，被测试者按下键，视为违规应给出警示。 2. 2. 提高部分 (1)(1)(1)当控制开关启，随机间隔一段时(时间不宜过长，例如 <= 5s)之后，指示灯点亮。 (2)(2) 两人比赛谁先按下键，指示谁是获胜者，并显示其反应时间。

2019-12-21 18:52:03 2.9MB EDA Verilog 反应时间

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