1、设计异步fifo读写控制，包括读空、写满模块设计，设计可变位宽与深度fifo存储单元。
2、基于UVM搭建验证平台，分别设计读与写agent，设计多个testcase验证设计功能。
2022-07-22 09:05:56
377KB
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DUT为倍数放大模型，模型功能正常，带有可选择的BUG。
reference model使用包含C和C++两种，通过dpi和SV通信。
包含完整的VUM验证组件。
2022-06-21 08:21:18
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内置选做和必做的的实验，
层层递进，逐步了解验证的结构，通俗易懂。
逐步实现了sv向uvm结构的过渡。
适合刚入门的小白，
作为System Verilog的学习值得推荐，
动手能力迅速提升。
注明：
本实验所用软件Questa Sim，配套使用，可以找我要相关软件的安装包。
2022-06-15 09:01:57
2.36MB
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内置三个小的实验，层层递进，逐步了解验证的结构，通俗易懂。
适合刚入门的小白，
作为System Verilog的学习值得推荐，
动手能力迅速提升。
注明：
本实验所用软件Questa Sim，配套使用，可以找我要相关软件的安装包。
2022-06-14 09:05:49
3.86MB
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验证人员入门书籍。该文档是，绿皮书《System Verilog 验证 测试平台编写指南》的英文版，不满足于读中文译本的同学可以看看。
2022-04-10 14:07:48
2.42MB
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synopsys公司自己编写的用sv语言搭建的验证环境，共计六个实验，跟下来的化找个实习问题不大，配合本博主编写的系列实验效果更佳
2022-01-20 09:04:06
24.08MB
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包含SystemVerilog的图书SystemVerilog for Verification（第3版）以及最新版IEEE标准；SystemVerilog Assertions的图书A Practical Guide for SystemVerilog Assertions；UVM1.2源码、官方手册、最新版IEEE标准以及图书A practical guide to adopting the universal verfication methodology(UVM)。
2021-12-30 00:28:48
37.3MB
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uvm学习笔记，1. 关于UVM平台搭建的简单介绍省略。 P7
Agent是封装monitor, driver,sequencer的组件，agent包含两种模式。Active和Passive模式，其中Passive的模式只包含monitor，不能驱动DUT
2021-10-28 16:17:41
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