搜索【Verliog】的结果

FIR数字滤波器

设计一个1MHz的FIR低通滤波器。 ① 时钟信号频率16MHz; ② 输入信号位宽8bits，符号速率16MHz；

2021-05-23 20:06:10 52KB verliog

1

ALU verliog代码

这是使用verilog编写的ALU的代码

2021-04-15 00:30:04 488KB 计算机组成 ALU verilog代码

1

verliog设计实现实时时钟DS1302的驱动工程源码，quartus11.0G工程文件，FPGA为CYCLONE4E ep4ce15f17c8,可以做为你的设计参考。

2021-02-26 09:05:24 3.52MB verliog实时时钟DS130 DS1302的驱动工程源码 实时时钟DS1302 verliog设计实现

VIVADO DDS IP核设置

主要讲述了VIVADO 软件中DDS IP核的设置方法和设计流程，以正弦波为例。说明了dds核频率控制字和相位控制字的计算，并利用VIVADO自带的仿真软件编写了测试向量进行了仿真，给出了仿真结果。

2019-12-21 21:45:23 223KB vivado dds verliog 正弦波

1