FPGA实现ASK幅度键控调制、包络检波解调、位同步的Vivado工程，包括完整工程文件和MATLAB的仿真与设计文件；
输入比特速率1Mbps，采样频率10MHz，AskMod.v模块实现幅度键控调制，AskMod_Beamform.v模块实现基带波束成形和幅度键控，二者在顶层文件中例化一个就可以；
AskDemod.v模块实现2ASK的解调，采样频率10MHz，包络检波由低通滤波器完成，位同步采用数字锁相环技术；
经过行为仿真，位同步后能解调模块能正确还原调制模块的输入数据。
2022-01-31 13:07:38
34.21MB
1
原板厂例程，包含Zynq下的vivado工程、vitis工程，以及对应的说明文档！
2022-01-22 21:01:14
107.13MB
1
FPGA出租车收费系统+Vivado工程+Verilog代码，基于Xilinx FPGA
2021-12-20 17:03:53
50.52MB
FPGA交通灯定时系统 Vivado工程 Verilog代码 基于Xilinx FPGA
2021-12-20 17:03:52
2.56MB
FPGA篮球比赛定时系统 Vivado工程 Verilog代码 基于Xilinx FPGA
2021-12-13 14:02:23
1.48MB
基于zynq平台的cdma测试实验，从ddr到bram，从bram到ddr，都有测试。
2021-12-02 14:25:20
6.09MB
1
Zedboard DDS信号发生器vivado工程文件，vivado版本2018.3，可适用于任意波形的产生，作者花了几天亲自编写验证，是学习的最佳教材
2021-09-24 15:03:05
20MB
1