AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR+FIFO应用
https://blog.csdn.net/qq_46621272/article/details/125384724 文章有该代码详细说明
https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解
2022-07-27 13:03:00
268KB
1
Tcl——Tool Command Language（读作tickle），诞生于80年代的加州大学伯克利分校，作为一种简单高效可移植性好的脚本语言，目前已经广泛应用在几乎所有的EDA工具中。在Xilinx最新的FPGA设计工具Vivado中，Tcl成为唯一支持的脚本。
2022-03-17 21:04:24
1.92MB
1
FPGA实现2FSK调制、包络检波解调、位同步的Vivado工程，包括完整的Vivado工程文件和MATLAB的仿真与设计文件；
输入比特速率1Mbps，采样频率50MHz，FskMod.v模块实现2FSK，
FskDemod.v模块实现2FSK的解调，采样频率25MHz，包络检波由低通滤波器完成，位同步采用数字锁相环技术，采样频率为10MHz；
经过行为仿真，位同步后能解调模块能正确还原调制模块的输入数据。
2022-02-07 09:06:40
49.31MB
1
FPGA实现ASK幅度键控调制、包络检波解调、位同步的Vivado工程，包括完整工程文件和MATLAB的仿真与设计文件；
输入比特速率1Mbps，采样频率10MHz，AskMod.v模块实现幅度键控调制，AskMod_Beamform.v模块实现基带波束成形和幅度键控，二者在顶层文件中例化一个就可以；
AskDemod.v模块实现2ASK的解调，采样频率10MHz，包络检波由低通滤波器完成，位同步采用数字锁相环技术；
经过行为仿真，位同步后能解调模块能正确还原调制模块的输入数据。
2022-01-31 13:07:38
34.21MB
1
原板厂例程，包含Zynq下的vivado工程、vitis工程，以及对应的说明文档！
2022-01-22 21:01:14
107.13MB
1
FPGA出租车收费系统+Vivado工程+Verilog代码，基于Xilinx FPGA
2021-12-20 17:03:53
50.52MB
FPGA交通灯定时系统 Vivado工程 Verilog代码 基于Xilinx FPGA
2021-12-20 17:03:52
2.56MB
FPGA篮球比赛定时系统 Vivado工程 Verilog代码 基于Xilinx FPGA
2021-12-13 14:02:23
1.48MB