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组原课设-加减交替法定点原码一位除法器设计

计算机组成原理课程设计加减交替法定点原码一位除法器

2019-12-21 22:09:09 946KB 计算机 组成原理 加减交替法 定点原码一位

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Verilog写的浮点除法器

用Verilog写的浮点除法器，作为初学者的参考文件！

2019-12-21 22:05:30 67KB Verilog 浮点除法器

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VHDL 的四位二进制除法器的实现程序代码

除法器可以直接改变范围变换多位除法器，可以在数码管显示输入输出的数值！

2019-12-21 21:53:03 851B VHDL；除法器

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不恢复余数除法器.cpp

C语言编程实现不恢复余数原码除法器，输入数据为二进制原码，利用不恢复余数的方法，计算除数

2019-12-21 21:46:26 2KB C/C++ 计组

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大数的加减乘除开方

本来开发计算器,发现要用到大数运算，于是写了本代码。包括大数的加减乘除，开方，包括浮点，符合处理。纯C语言，在VS2010上测试OK，未知BUG若干。

2019-12-21 21:35:30 34KB 大数四则运算 ，大数除法

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多项式辗转相除法

实现多项式辗转相除法，多项式的系数精确至小数点后两位，具有良好的交互界面。

2019-12-21 21:14:28 3KB 多项式

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加减交替法定点原码一位除法器

定点除法运算有两种不同的实现方法，一种是恢复余数法，即在运算过程中，必须先算减法，若余数为正，才知道够减，若余数为负，则知道不够减，不够减时必须恢复原来的余数，以便再继续往下运算。另一种是不恢复余数法，又称加减交替法，此次设计即是采用加减交替法来实现四位二进制数的定点原码一位除法。

2019-12-21 20:54:19 660KB 加减交替法

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除法器的Verilog实现

包含有符号除法器以及无符号除法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和Modelsim上验证通过

2019-12-21 20:47:15 3KB 除法器 Verilog

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补码除法补码一位除法，采用加减交替法

用的算法为定点补码一位除法，采用加减交替法，补码除法的符号位和数值部分是一起参与运算的，因此在算法上不像原码除法那样直观，主要解决三个问题：（1）如何确定商值；（2）如何形成商符；（3）如何获得新的余数。

2019-12-21 20:46:48 1.8MB 补码除法 课程设计

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设计任意两个复数实现4则运算（复数加法、减法、乘法、除法）的Web程序。要求采用如下的设计模式：（1）JavaBea+JSP （2）JavaBean+Servlet+JSP

2019-12-21 20:34:57 10KB web

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