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官方给的ddr3测试程序长达万行，有木有很痛苦的感觉？来来来，这个测试接口只有300行左右，实现了顺序写入及顺序读出，可以让你在半个小时之内了解具体的实现方法，本程序在ml605及ise14.4的ddr 3.92上验证过，可以正常读写，但仍然有bug,只是提供一个思路哈，我也在努力继续改进。

2019-12-21 20:07:47 7KB xilinx ise ddr3 verilog

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xilinx平台DDR3设计教程之应用篇_中文版教程

2019-12-21 20:04:19 774KB xilinx ddr3

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xilinx平台DDR3设计教程之高富帅篇_中文版教程.pdf

2019-12-21 20:03:24 607KB xilinx DDR3

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JESD79-3F.PDF (DDR3 内存规格)

JEDEC 2012/07 新版 DDR3 内存规格

2019-12-21 20:01:24 5.6MB JEDEC DDR3 SDRAM

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使用cadence仿真DDR3详解

详细描述了使用cadence仿真ddr3的过程

2019-12-21 19:52:00 5.59MB cadence 当地人

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Xilinx DDR3 PCB Design Guide

该文档是Xilinx官方发布的DDR3信号完整性和PCB设计指南，对于使用Xilinx FPGA进行DDR3电路设计的PCB开发很有指导性。

2019-12-21 19:49:29 1.45MB Xilinx DDR3 PCB Design

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so-dimm204 DDR3 封装

so-dimm204 DDR3 封装,很多人想要的DDR3。我给大家分享一下.

2019-12-21 19:49:25 260KB so-dimm204 DDR3 封装

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DDR3 SDRAM原理和初始化、读写的Verilog实现（Sdram 控制器.pdf）

讲解 sdram 的工作原理，以及使用 verilog HDL 语言描述 sdram控制器，其中包括 sdram 的初始化、刷新、读和写。 FPGA 自带的内部存储空间非常的有限，当需要存储大量数据时，一般是借助于外围的存储设备， sdram 就是常用的存储设备之一，因为掌握 sdram 的内部工作原理，以及描述 sdram 控制器是 FPGA 工程师需要掌握的基本技能。

2019-12-21 19:47:03 642KB DDR3 SDRAM FPGA

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xilinx 7serise DDR3控制器

2019-12-21 19:38:57 12.37MB xilinx 7serise DDR3控制器

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基于Xilinx FPGA的DDR3读写控制模块（包含整个工程）

基于Xilinx FPGA的DDR3控制器读写程序，此程序已经用于实际的项目中，读写控制很稳定。上传的是一个实际的DDR3工程，开发环境为Vivado 2017.4

2019-12-21 19:37:52 35.06MB DDR3 FPGA Xilinx

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