本实训项目帮助学生理解定长指令周期三级时序系统的设计，能利用该时序构造硬布线控制器，支持5条典型MIPS指令在单总线CPU上运行，最终CPU能运行内存冒泡排序。
第1关MIPS指令译码器设计
第2关定长指令周期---时序发生器FSM设计
第3关定长指令周期---时序发生器输出函数设计
第4关硬布线控制器组合逻辑单元
第5关定长指令周期---硬布线控制器设计
第6关定长指令周期---单总线CPU设计
2021-12-06 13:06:49
250KB
1 MIPS指令译码器设计
2 定长指令周期---时序发生器FSM设计
3 定长指令周期---时序发生器输出函数设计
4 硬布线控制器组合逻辑单元
5 定长指令周期---硬布线控制器设计
6 定长指令周期---单总线CPU设计
全通关（放入logisim可查看电路，改成txt可上传代码）
2021-08-03 09:24:52
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头歌educoder教学实践平台计算机组成原理单总线CPU设计(定长指令周期3级时序)(HUST)。第1关—第6关，源代码txt格式。
第1关 MIPS指令译码器设计
第2关 定长指令周期---时序发生器FSM设计
第3关 定长指令周期---时序发生器输出函数设计
第4关 硬布线控制器组合逻辑单元
第5关 定长指令周期---硬布线控制器设计
第6关 定长指令周期---单总线CPU设计
2021-07-12 21:03:17
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单总线CPU设计(现代时序)(HUST) 注意看里面说明书再做 里面有已经完成的图片明细，各位开始干把
2021-06-15 14:59:47
990KB
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华科计算机组成原理实验 单总线CPU设计(定长指令周期3级时序) logisim文件 educoder平台通关
2021-06-15 14:50:37
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单总线CPU设计(定长指令周期3级时序)(HUST)
1 MIPS指令译码器设计
2 定长指令周期---时序发生器FSM设计
3 定长指令周期---时序发生器输出函数设计
4 硬布线控制器组合逻辑单元
5 定长指令周期---硬布线控制器设计
6 定长指令周期---单总线CPU设计
2021-06-10 16:00:46
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单总线CPU设计
MIPS指令译码器设计
定长指令周期---时序发生器输出函数设计
硬布线控制器组合逻辑单元
定长指令周期---硬布线控制器设计
定长指令周期---单总线CPU设计
2021-05-27 15:01:00
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MIPS指令译码器设计
2 定长指令周期---时序发生器FSM设计
3 定长指令周期---时序发生器输出函数设计
4 硬布线控制器组合逻辑单元
5 定长指令周期---硬布线控制器设计
6 定长指令周期---单总线CPU设
2021-05-22 15:44:30
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