采用MIPs32指令格式，利用vivado软件进行CPU设计。实现功能如下：
1.设计的流水线 CPU 能够执行 20 条整数指令，如sw,lw,beq,jal等。每条指令的编码长度均为 32 位。
2.采用 5 级流水线技术，具有数据前推机制。
3.具有解决控制冒险，数据冒险等问题的能力，能够插入气泡暂停等。
4.具有缩短分支的延迟等方案。
详细分析过程及代码分析参见：https://blog.csdn.net/qq_45288566/article/details/103657295
2021-05-24 12:46:41
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1)用硬件描述语言（Verilog）设计MIPS流水线CPU，支持如下指令集：
{add,addi,addiu,addu,and,andi,beq,bne,divu,j,jal,jr,lb,lbu ,lhu,lui,
lw,multu,mfhi,mflo,or,ori,slt,slti,sltu,sll,sra,srl,sb,sh,sw,sub,sub}
2)用仿真软件Modelsim对有数据冒险和控制冒险的汇编程序进行仿真。
2021-04-30 23:04:12
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系统硬件综合设计
设计并实现一个多周期和流水CPU。
1.若干段流水、可以处理冲突。
2.三种类型的指令（R类，I类，J类指令）若干条。
3.CPU指令集（MIPS、ARM、RISC-V等均可）不限
2021-04-29 01:36:31
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里面是制作5级流水线CPU的源代码文件，用的是Verilog编程，Modelsim仿真。程序实现了数据冒险和控制冒险的解决。配套博文：https://blog.csdn.net/WXY19990803/article/details/104008650
2021-04-13 15:38:24
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支持RISC-V指令集，32位5级流水线，支持Flush与转发操作的CPU
2021-03-02 15:39:20
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一个 5 级流水线结构的简单 CPU的实现。TinyMIPS 的流水线共分为五级，对应五个功能模块，分别为 IF（取指令）、ID（译码）、 EX（执行）、MEM（访存）、WB（写回）。而这五个流水级分别对应 CPU 处理指令时的 五个步骤：IF 级负责从存储器（内存或缓存）中取出指令；ID 级负责将指令译码，并从寄 存器堆取出指令的操作数；EX 级负责根据译码结果执行对应的 ALU 操作；MEM 级负责处 理可能产生访存请求的指令，向存储器（内存或缓存）发送控制信号；WB 级负责将指令的 执行结果写回寄存器堆。
2021-02-23 17:04:01
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本实验要完成的工作主要包括：指令系统的设计，FPGA-CPU的整体结构设计及其细化，逻辑设计的具体实现（VHDL语言程序的编写），软件模拟，以及硬件调试。这几部分的工作之间是先行后续的关系，也就是只有前一个步骤完成了下一个步骤才可以开始进行，不存在并行完成的情况
2020-02-10 03:17:22
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