适用于1-8GHz宽带应用的原始Vivaldi天线

适合射频 硬件 工程师 设计蓝牙天线 各种类型蓝牙天线对比

为了在更高的电源电压下工作，并便于匹配网络的设计，电路采用两级共源共栅架构。采用自偏置技术放宽功放的热载流子降低的限制并减小采用厚栅晶体管所带来的较差的射频性能。同时使用带隙基准产生一个稳定且独立于工艺和温度变化的直流基准。采用SMIC 0.18 μm RF CMOS工艺进行设计，该功率放大器的中心工作频率为2.45 GHz，并利用Cadence公司的spectreRF进行仿真。

先容一种超高速，宽分频范围的四分频器的设计。后仿真结果表明该四分频器的最高工作频率为37 GHz，当输进信号的幅度为300 mV时，分频范围为27 GHz。在电源电压为1．2 V，工作在37 GHz时，该电路的功耗小于30 mW。该四分频器可应用于光纤通讯和其他超高速电路。

针对60 GHz通信系统中的IEEE 802.11ad标准，提出了一种双层同步迭代式多码率LDPC分层译码器的结构。利用码率越低LDPC校验矩阵越为稀疏的特点，将所有码率下的校验矩阵压缩到单一检验矩阵，以便支持LDPC多码率译码。同时，使用分层译码算法，有效减少迭代次数。基于推荐结构，在Vertex-6 FPGA上实现了支持IEEE 802.11ad标准的4种码率的LDPC译码器，LUTs资源使用量为34%，最高净吞吐率达到3.507 Gb/s。比较结果表明，推荐结构有着低复杂度、高吞吐率的特点。

设计了一个24 GHz上变频混频器，基于吉尔伯特结构全集成了3个片上巴伦电路。采用gm/I方法协调晶体管大小为了获得较好的转换增益、隔离度与电路耗散功率。电路实现采用厦门三安0.5 μm PHEMT工艺，5 V电压供电，在本振LO为0 dBm时，转换增益为9 dBm。工作在24 GHz频段时，1 dB压缩点为-20 dBm，混频器的最大输出功率为-10 dBm，射频输出端口与本振的隔离度大于32 dB，整个电路直流功耗40 mW，芯片面积为1 mm×1.3 mm。

设计了一种基于TowerJazz 180 nm CMOS工艺的低抖动集成锁相环芯片。分别从鉴频鉴相器（PFD）、电荷泵（CP）、压控振荡器（VCO）、环路滤波器（LPF）等多个环路模块分析介绍了减小输出时钟抖动的方法和具体电路实现。采用Cadence仿真软件对整个电路进行仿真，后仿真结果表明该锁相环芯片性能指标良好：工作电压1.8 V，调频范围为1.24~2.95 GHz，输出时钟中心频率为2.56 GHz，锁定时间小于2 μs，相位抖动约为1.7 ps。

为了提高时钟数据恢复电路(CDR)在高速多通道串行收发系统的性能，提出了一种应用于CDR电路中的新型相位插值电路，由4组差分对、4组数模转换器、公共负载电阻RL组成，通过数字滤波器输出互补的温度计码控制DAC输出电流的大小，实现对输入差分时钟的相位权重分配，从而达到128次相位插值，并利用输入级4相校正电路和输出占空比调整电路对差分信号进行整形优化。采用40 nm CMOS工艺实现，仿真结果表明插值器在工作频率1 GHz到6 GHz线性度良好，DNL最大不超过1.4 LSB，INL最大不超过1.5 LSB，已成功集成在多款SerDes电路。

 为实现对低功耗负载的微波供电，设计了应用于2.45 GHz的微带整流天线。在接收天线设计中，引入了光子晶体（PBG）结构，提高了接收天线的增益和方向性；在低通滤波器部分引入了缺陷地式（DGS）结构，以相对简单的结构实现了2.8 GHz低通滤波器特性；最后通过ADS软件设计得出了用于微带传输线与整流二极管间的匹配电路。将接收天线、低通滤波器和整流电路三部分微带电路进行整合，完成整流天线的设计。通过实验测试，该整流天线的增益为4.29 dBi，最高整流效率为63%。通过引入光子晶体结构和缺陷地式结构，在保证整流天线增益和整流效率的基础上，有效地减小了天线的尺寸，简化了设计方法。

提出了一种高效的2.45 GHz低输入功率微带整流电路，它可以有效地吸收低输入射频能量。该整流电路主要由一个倍压二极管BAT15-04W、开路枝节匹配电路和谐波抑制电路组成。所用的倍压二极管BAT15-04W是一个适用于低输入功率能量收集的低功耗肖特基贴片二极管。