(1)抢答台数为6；
(2)具有抢答开始后20s倒计时，20秒倒计时后6人抢答显示超时，并报警；
(3)能显示超前抢答台号并显示犯规报警；
(4)系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余各路抢答信号封锁，同时铃声响起，直至该路按键松开，显示牌显示该路抢答台号。
2022-05-13 08:00:37
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module traffic_control(clk,reset,r1,r2,y1,y2,g1,g2
);
input clk,reset;//1Hz输入时钟信号
output r1,r2,y1,y2,g1,g2;//红绿黄灯
reg r1,r2,y1,y2,g1,g2;
reg w1,w2,w3,c1,c2,c3;//计时器标志位和使能端
parameter [1:0] s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;//4种状态
reg[1:0] current_state,next_state;
reg[2:0] cnt_5;
reg[4:0] cnt_25,cnt_30;
initial
begin
cnt_5=0;cnt_25=0;cnt_30=0;w1=0;w2=0;w3=0;c1=0;c2=0;c3=0; //赋初值
end
always@(posedge clk)//3s计时器
begin
if(c2)
begin
if(cnt_5==2)
begin cnt_5<=0;w2<=1'b1;end
else if(cnt_5<2)
begin cnt_5<=cnt_5+1;w2<=1'b0;end
else ;
end
else ;
end
2022-05-11 21:21:54
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基于fpga的jpag图像解压缩verilog设计,vivado平台开发包括哈夫曼编码，DCT变换等
2022-05-04 19:10:06
2.13MB
FPGA设计读取SD卡中的图片并通过VGA屏显示输出的Verilog设计Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。
module top_sd_photo_vga(
input sys_clk , //系统时钟
input sys_rst_n , //系统复位，低电平有效
//SD卡接口
input sd_miso , //SD卡SPI串行输入数据信号
output sd_clk , //SD卡SPI时钟信号
output sd_cs , //SD卡SPI片选信号
output sd_mosi , //SD卡SPI串行输出数据信号
//SDRAM接口
output sdram_clk , //SDRAM 时钟
output sdram_cke , //SDRAM 时钟有效
output sdram_cs_n , //SDRAM 片选
output sdram_ras_n , //SDRAM 行有效
output sdram_cas_n , //SDRAM 列有效
output sdram_we_n , //SDRAM 写有效
output [1:0] sdram_ba , //SDRAM Bank地址
output [1:0] sdram_dqm , //SDRAM 数据掩码
output [12:0] sdram_addr , //SDRAM 地址
inout [15:0] sdram_data , //SDRAM 数据
//VGA接口
output vga_hs , //行同步信号
output vga_vs , //场同步信号
output [15:0] vga_rgb //红绿蓝三原色输出
);
//parameter define
parameter PHOTO_H_PIXEL = 24'd640 ; //设置SDRAM缓存大小
parameter PHOTO_V_PIXEL = 24'd480 ; //设置SDRAM缓存大小
//wire define
wire clk_100m ; //100mhz时钟,SDRAM操作时钟
wire clk_100m_shift ; //100mhz时钟,SDRAM相位偏移时钟
wire clk_50m ;
wire clk_50m_180deg ;
wire clk_25m ;
wire rst_n ;
wire locked ;
wire sys_init_done ; //系统初始化完成
wire sd_rd_start_en ; //开始写SD卡数据信号
wire [31:0] sd_rd_sec_addr ; //读数据扇区地址
wire sd_rd_busy ; //读忙信号
wire sd_rd_v
2022-04-18 16:17:08
9.86MB
《数字逻辑基础与Verilog设计》系统的介绍了基础的数字系统，通过verilong HDL语言开发FPGA
2022-04-11 16:32:10
51.9MB
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