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异步fifo的verilog实现

该资源是实现了的通过异步fifo进行跨时钟域传输的vivado工程，在不同的时钟域进行fifo数据读写，并用读写地址的格雷码判断fifo空满产生空满标志。工程代码基于vivado2017.4，并在modelsim10.6上仿真成功。工程中附有testbench。

2021-10-24 22:25:14 318KB 异步FIFO 跨时钟域 fpga基础 数字ic面试

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verilog fifo异步fifo的实现

基于fpga的异步fifo的实现，亲测可行，适用新手

2021-10-18 19:49:38 659KB verilog fpga fifo 异步

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当年的获奖论文啊，公认的经典经典英文 CummingsSNUG2002SJ_FIFO1.pdf

2021-09-24 20:40:04 215KB 异步FIFO 电路结构 原理图 verilog

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异步fifo跨时钟域处理

使用FPGA内部FIFO做跨时钟域的信息处理，避免亚稳态的传播。

2021-09-09 16:30:50 219KB FIFO 异步时钟域

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异步fifo verilog设计（支持自定义的almost full，almost empty）

自己写的一个异步fifo，深度宽度都可自定义，包含binary到gray码，gray码到binary转换，异步时域通信，自定义almost full，almost empty等知识，以verilog写的~

2021-08-17 15:11:54 4KB verilog 异步fifo 已经过testbench验证

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Simulation and Synthesis Techniques for Asynchronous FIFO Design2

讲述异步FIFO设计的景点例子，包含verilog源码，仿真，框图等，IC数字设计的基础之一

2021-08-16 20:45:18 128KB 异步FIFO设计

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fifo_UVM.zip

数字IC验证初学入门者，UVM验证方法学，异步FIFO

2021-08-15 01:35:58 8.48MB 数字IC验证 UVM通用验证方法学 异步FIFO

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异步FIFO控制器的verilog实现

数字设计中经常设计到跨时钟域同步的问题，其中最为广泛采用的方法就是异步fifo实现多数据同步，文档里提供了一种实现方法。

2021-08-13 10:17:11 43KB FIFO Verilog

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RAM搭建的异步FIFO verilog代码

使用RAM搭建的异步FIFO verilog代码、与Xilinx IP放在一起仿真对比，对比结果一致

2021-08-07 09:10:57 300KB FIFO Verilog RAM

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异步程序讲解,超经典。

异步FIFO和同步FIFO可综合程序及讲解，以及异步FIFO的测试代码，并对FIFO内原理有着详细的讲解。

2021-07-23 08:50:58 117KB Verilog 异步FIFO

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