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用verilog语言实现自动售货机

用verilog语言实现自动售货机。本代码的输入信号有clk ，money ，sel ，order ，back ，left1 ，left2 ，left3 ，left4。clk代表时钟信号，money代表顾客投入的钱币，sel为顾客选择的货物，order为确认所选货物选项，back为返回初始状态选项，left1为第一种货物的剩余量，left2为第二种货物的剩余量，left3为第三种货物的剩余量，left4为第四种货物的剩余量。输出信号为money_left ，out_num1 ，out_num2 ，out_num3 ，out_num4。money_left为找零数目，out_num1为第一种货物的出货量，out_num2为第二种货物的出货量，out_num3为第三种货物的出货量，out_num4为第四种货物的出货量。

2021-09-20 22:27:01 2KB verilog 自动售货机

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用Verilog HDL硬件语言写的电脑诊断卡

用Verilog HDL硬件语言写的电脑诊断卡,有源码与原理图，基本方法是：用CPLD对LPC总线上的信号进行译码，然后显示在七段数码管上。原理图是用Protel99画的。

2021-09-13 14:13:23 800KB VerilogHD Xilinx XC9572XL LPC

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用Verilog语言编写的8位简易CPU

这是一个非常简单的8位CPU，完成的功能基于《计算机速成课》7/8集，包括add、load、store、sub、jump、jump_neg、halt指令。

2021-09-12 08:14:31 2KB 8位简易CPU Verilog 《计算机速成课》

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computer-organization-lab:中山大学计算机组成原理实验 (2018 秋)：用 Verilog 设计并实现的简易单周期和多周期 CPU-源码

计算机组成原理实验（课程项目）使用 Verilog HDL 实现的简易单周期和多周期 CPU 设计。中山大学计算机学院操作系统原理实验（Laboratory of Computer Organization, DCS209）教师：何朝东 2018-2019 学年第一学期（大二上）目录说明这些文件是从 Vivado 2018.1 的工程中提取的，仅保留了.srcs目录。：多周期 CPU 设计与实现。：单周期 CPU 设计与实现。：子模块，作用是将十六进制数转换为可供七段数码管显示的编码。

2021-09-11 14:03:12 4.77MB cpu verilog-hdl sysu mips-cpu

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在FPGA中用verilog实现开方运算

2021-09-08 16:06:47 853KB verilog FPGA 开方

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FPGA用Verilog编写的uart接口，包括发送和接收

FPGA用Verilog编写的uart接口，包括发射和接收

2021-08-21 22:40:34 609KB FPGA Verilog UART 发送

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用Verilog（FPGA）实现USB源码+上位机+驱动.zip

FPGA实现USB通信

2021-08-11 17:18:06 159KB USB FPGA

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Vivado下用Verilog编写的带冒险的5级MIPS流水线设计(txt为微云链接)

Vivado下用Verilog的带冒险的5级MIPS流水线设计，包含文件

2021-08-08 19:53:09 58B 开发技术 其它

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用Verilog-A写的一些电路模块的例子

用Verilog-A写的一些电路模块的例子,包含PLL，resistor，bjt,opamp，psfet，deadband，sinewave等。

2021-08-05 16:38:09 15KB Verilog-A

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用Verilog来实现SPI接口电路逻辑，实现主机与从处理器的通信

2021-07-31 14:26:12 15KB verilog SPI源码

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