从零开始设计一个CPU (Verilog) 版本 V1.0 vivado 2019.2 ========================= 资源 B站 视频地址: 作业说明(包括指令设计和模块结构) 版权问题不再提供下载: 源码(未打包): 打包工程(vivado打开即用): 参考讲义 版权问题不再提供下载: 汇编程序 给定一个非零自然数N,计算小于N的自然数之和 0000100011 //0// READ INPUT TO R3 1000000001 //1// INIT R0 = 1 1010000000 //2// INIT R1 = 0 0100010100 //3// R1 = R0 + R1 0010000001 //4// R0 = R0 + 1 0001110011 //5// IF R0 < R3 THEN Z = 0 ELSE Z = 1 0001010011 //6/
2021-12-09 14:53:57 21.69MB Verilog
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通过按键输入学号,并循环显示:电路功能描述:通过Ego1上的按键输入自己的学号(8位10进制数),并存储在32位的寄存器中;8位10进制数输入完成后,实现滚动显示效果。
2021-11-30 22:56:46 653KB VHDL/FPGA/Verilog Verilog
【主要内容】FPGA的DDS信号发生器 : DDS_Verilog+源码工程+仿真工程+视频教程+原理图PCB图【适合人群】软件开发【质量保障】任何问题私信我
2021-11-11 21:02:24 595.45MB verilog DDS信号发生器 DDS_Verilog 源码工程
USB2.0 verilog源码: 提供了USB2.0的verilog源码, 与USB1.0兼容
2021-11-05 10:35:07 192KB USB
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哈尔滨工业大学的数电大作业 [FPGA]Verilog源码+实验报告 Basys2开发板制作电子骰子 数电大作业适用
2021-11-02 17:01:36 184KB 数电 Verilog FPGA Basys2
verilog-fp 浮点协处理器(Verilog)
2021-10-29 14:30:41 1.9MB SystemVerilog
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ppm解码器,ppm解码器接线,Verilog源码.zip
2021-10-15 09:02:04 1.33MB
ppm编解码器,ppm解码板,Verilog源码
2021-10-15 09:02:03 27KB
基于FPGA的任意波形发生器,基于fpga的任意波形发生器系统设计报告,Verilog源码.zip
2021-10-01 09:04:16 11.33MB
Verilog实现的CAN协议控制器,在quartus上验证通过,供大家参考
2021-09-30 09:48:34 32KB CAN控制器 FPGA实现 verilog源码
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