iCESugariCESugar介绍 芯片规格 硬件说明iCE40UP5K iCELink 资源下载 开发环境搭建 视频教程 FPGA教程 参考 iCESugar 介绍iCESugar 是MuseLab基于Lattice iCE40UP5k设计的开源FPGA开发板，开发板小巧精致，资源丰富，板载RGB LED，Switch，TYPE-C-USB, Micro-USB，大部分IO以标准PMOD接口引出，可与标准PMOD外设进行对接，方便日常的开发使用。 板载的调试器iCELink经过精心设计，支持拖拽烧录，用户只需将综合出的FPGA bitstream文件拖拽至虚拟U盘中，即可实现烧录。iCELink亦支持虚拟串口以和FPGA进行通信，同时引出JTAG接口，方便用户对FPGA上实现的SoC进行调试。 Lattice的iCE40系列芯片在国外的开源创客社区中拥有大量拥趸，其所有的开发软件环境亦均为开源。一般来说，假若您使用Xilinx或者Altera系列的开发板，您需要安装复杂臃肿的IDE开发环境(而且一般为盗版，使用存在一定法律风险), 在未开始开发前，首先还先需要学会如何操作其复杂的IDE。 iCE40则使用完全开源的工具链进行开发，包括FPGA综合（yosys），布线（arachne-pnr & nextpnr）, 打包烧录（icestorm），编译（gcc），只需在Linux下输入数条命令，即可将整套工具链轻松安装，随后即可开始您的FPGA之旅，而且这一切都是开源的，您可仔细研究整个过程中任何一个细节的实现，非常适合个人研究学习，对于有丰富经验的开发者，亦可用来作为快速的逻辑验证平台。典型的基于iCE40系列的开源开发板有iCEBreaker、UPduino、BlackIce、iCEstick、TinyFPGA 等，社区中拥有丰富的demo可用于验证测试，或者作为自己开发学习的参考。 芯片规格iCE40UP5K-SG485280 Logic Cells (4-LUT + Carry + FF) 128 KBit Dual-Port Block RAM 1 MBit (128 KB) Single-Port RAM PLL, Two SPI and two I2C hard IPs Two internal oscillators (10 kHz and 48 MHz) 8 DSPs (16x16 multiply + 32 bit accumulate) 3x 24mA drive and 3x hard PWM IP 硬件规格iCE40UP5kSPI Flash使用W25Q64（8MB） 板载拨码开关和RGB LED可用于测试 所有IO以标准PMOD接口引出，可用于开发调试 iCELinkiCESugar实现了一个板载的调试器iCELink，您可仅用一根USB线便可实现FPGA的烧录和调试，具体功能说明如下: 拖拽烧录，将综合布线打包生成的bin文件（一般称之为配置或者逻辑）拖拽到iCELink的虚拟U盘中即可实现烧录 虚拟串口，可用于和FPGA直接数据的发送接收 支持JTAG, 可对FPGA上实现的SoC进行调试 通过MCO输出12Mhz时钟，作为FPGA的外部时钟 虚拟机镜像链接:https://pan.baidu.com/s/1qVSdwM7DnFbaS0xdqsPNrA提取码:6gn3 user: ubuntu passwd: ubuntu 所有环境包括综合(yosys)，布线(nextpnr)，打包(icesorm)，编译器(gcc) 已经预制好，启动即可开始使用。 开发环境搭建推荐使用虚拟机镜像进行开发测试，简单方便。 FPGA工具链安装请参考icestorm gcc工具链安装请参考riscv-gnu-toolchain icesprog是为iCESugar开发的命令行烧写工具，仓库中已经提供，依赖libusb和hidapi，若自行搭建环境需要安装依赖的库 $sudo apt-get install libhidapi-dev $sudo apt-get install libusb-1.0-0-dev 视频教程开源FPGA开发板-硬件介绍 开源FPGA开发板-开发环境搭建 开源FPGA开发板-RISC-V SoC烧录演示 FPGA教程强烈推荐学习此教程，open-fpga-verilog-tutorialsrc/basic/open-fpga-verilog-tutorial目录中有对应的例程 参考icestorm toolchainhttp://www.clifford.at/icestorm/ examplehttps://github.com/damdoy/ice40_ultraplus_ex

基于vhdl实现基础交通灯控制电路，在fpga开发板上显示

DE2-115 FPGA开发板 实验指导书配套的实验lab0，现成的实验报告，细致保姆式操作步骤说明，还有关键步骤结果的截图。（CSU的EDA实验作业）

本Altera FPGA开发板主芯片采用Altera公司高性价比FPGA，CycloneIV系列EP4CE6E22C8N芯片。 硬件资源如下: 采用EPCS4SI8N串行配置芯片，同时支持JTAG和AS模式； 采用50MHz有源晶振，提供系统工作时钟； 采用电源芯片1117‐3.3V，提供3.3V电压输出； 采用电源芯片1117‐2.5V，提供PLL电压； 采用电源芯片1117‐1.2V，提供FPGA内核电压； 采用5V直流电源插座和USB供电方式，两种供电方式方便开发板的使用 采用红色电源指示灯及配置指示灯，准确的提示电源运行状况以及配置情况； 采用自恢复保险丝、肖特基二极管的应用，大大提高了电路的可靠性和安全性； 采用自锁按键电源开关； 一个系统复位按键，为用户提供全局复位信息； 一个重新配置按键，为用户提供重新配置信号； 精心设计分配的I/O口，剩余I/O口全部引入扩展接口插座，方便用户进行二次开发； JTAG下载接口，一般用于测试过程中，对应下载的文件是SOF文件，下载速度快，但是掉电程序丢失； AS下载接口，一般用于固化程序，对应下载的是POF文件，下载速度相对较慢，但是掉电程序不丢失，在日常学习的中建议使用JTAG方式； 4位LED发光二极管（做流水灯，跑马灯，闪烁灯等实验）。 4位带冒号数码管（做动态或静态数码管显示,频率计，秒表等实验）。 一路蜂鸣器（用作发声实验）。 5只独立按键（做按键控制，按键消抖等实验）。 VGA接口（做VGA实验）。 usb转串口通讯电路（做和其他系统的串口通讯实验）。 1602LCD字符型液晶接口（做字符显示实验）。 12864LCD液晶接口(做汉字字符 等显示实验)。 PS/2键盘接口（做PS/2键盘实验）。 时钟芯片（数字钟实验）。 温度传感器（温度测试实验）。 红外（做红外遥控试验） SDRAM（可以做SDRAM实验） 附件内容: CycloneIV FPGA开发板原理图PDF档 CycloneIV FPGA开发板测试程序 CycloneIV FPGA开发板使用手册 FPGA系列学习视频教程和芯片手册

黑金FPGA开发板有verilog代码，讲解关于时钟和信号的代码

XC7Z020CLG484 XILINX FPGA开发板ALTIUM原理图+PCB【12层】工程文件, 板子大小为121*119mm，12层板设计，可以做为你的学习设计参考，主要器件如下： Library Component Count : 70 Name Description ---------------------------------------------------------------------------------------------------- AND_Gate_TI_SN74AUP1T08DCKRIC GATE POS-AND SLG 2INP SC70-5 Balun_AnarenB0322J5050AHFUltra Low Profile 0805 Balun, 50 ohm unbalanced to 50 Balanced BarrelJack CONN PWR JACK 0.8X3.35MM SMT Buffer_74LCX126 74LCX126BQX, quad buffer, LV N-Inv, DQFN14 Buffer_Fairchild_NC7SZ125NC7SZ125M5X, Tri-State Buffer UHS, SOT-23 Buffer_Fairchild_NCWZ07NC7WZ07, dual non-inverting buffer, SC-70-6 (SOT-363) Bus_Repeat_TI_PCA9515APWRIC DUAL BIDIR BUS REPEAT 8-TSSOP CAP_0201 Generic Capacitor CAP_0402 10000pF, ceramic, 10% 6.3V X5R, 0402 CAP_0603 4.7uF, ceramic, 10% 6.3V X5R Low ESR, 0603 CAP_0805 22uF, ceramic, 20%, 6.3V, X5R, 0805 CAP_1206 CAP CER 100UF 6.3V 20% X5R 1206 CAP_1210 22uF, ceramic, 20% 25V X7R, 1210 COM-UART-FT4232H-QFN64IC USB HS QUAD UART/SYNC 64-QFN Cap Pol1 100uF, tantalum, 20% 10V, 1210 DDR3_MICRON_MT41J128M16HA-15EDMT41J128M16HA-15E:D, DDR3 SDRAM 4Gb x4, x8, x16, FBGA96 Diode DIODE 30V 1A SMINI2 EEPROM_Microchip_93LC56BT_IOT93LC56BT-I/OT, EEPROM 2Kbit 3MHz, SOT23-6 EthernetPHY_TI_DP83865DVHEthernet PHY_TI_DP83865DVH, Gigabit Ethernet PHYTER,128 Lead Plastic Flat Pack FerriteBead Ferrite 300mA 600ohm 0402 FerriteBead0805 MPZ2012S601A, 600 ohm, 100MHz, 0805 Fiducial GPSReceiver_Skyworks_SE4110LHigh sensitivity / low power GPS and A-GPS,10 mA operating current with 2.7-3.3 V supply GigabitTransformer_H6062NLTMagnetics, GigabitTransformer, H6062NLT, Pulse Header-2_milmax CONN HEADER 2POS .100" HORIZ SMD Header-6_PMOD CONN FEMALE 6POS .100" R/A TIN Header-8_PoE CONN HEADER 8POS DUAL SHRD SMD Header_Harwin_M50-3600842CONN HDR 1.27MM SMD AU 16POS INDUCTOR INDUCTOR, 1

前言: 本文档介绍是一款Arrow公司最近推出的BeMicro MAX 10（MAX 10数据手册）开发板电路设计和开发应用。在之前推出的基于MAX 10 FPGA芯片设计的评估板（点击查看），我们可以看出该芯片有多强大。 功能介绍: BeMicro MAX 10开发板采用Altera的非易失性MAX 10 FPGA芯片。用户可以充分的利用MAX 10 FPGA芯片内部所有资源。例如ADC模块、温度感应二极管、flash 存储器。BeMicro Max 10开发板包含多种外设与MAX 10 FPGA组成，例如8MB SDRAM、加速度计、数模转换器（DAC）、温度传感器、热敏电阻、光敏电阻、发光二极管等。 BeMicro MAX 10开发板展示: BeMicro MAX 10开发板资源如下: CPU:MAX 10M08DAF484C8GES USB-Blaster接口（Altera的FPGA/CPLD程序下载电缆） 50MHz时钟晶振 外部接口 - 8MB SDRAM（器件:ISSI IS42S 16400）（IS42S16400数据手册） - SPI接口的三轴加速度计（器件:ADXL362）（ADXL362数据手册） - 12位、SPI接口 DAC转换器（器件:AD5681）（AD5681数据手册） - 温度传感器，I2C接口（器件:ADT7420）（ADT7420数据手册） - 热敏电阻 - 光敏电阻 通用IO口:8个LED，2个按钮 外设接口: - 2个6-pin PMOD接口 - 2个40-pin(2x20 2.54mm) 接插件接口，其中包含了MAX 10的64个数字IO接口 - 6个模拟输入接口 - 80-pin card-edge连接器 供电方式:USB供电或5V适配器供电 BeMicro MAX 10开发板结构框图: BeMicro MAX 10开发板上的电源芯片使用的是Enpirion:registered: PowerSoC产品，开发板的电源结构图如下: BeMicro MAX 10开发板售价为$30，现在就可以到Arrow官网去购买。配合BeScope的板卡（BeScope板卡资料），可以开始双通道示波器的设计。 附件内容:BeMicro MAX 10开发板原理图（pdf版本）、材料清单、用户手册、测试例程（DAC接口,ADC、温度传感器、加速度计、光感应器） 小测试:把手指放到温度传感器ADT7420上面，你会发现LED灯的亮度开始变化了。 注明:附件提供的测试例程是QAR文件，需要安装Quartus II 14.0，按照附件提供的用户手册可以打开例程。

视频配套开发板：https://item.taobao.com/item.htm?spm=a1z10.3-c-s.w4002-832184739.10.2f984773mEqPjR&id=643031121063 本套FPGA-Xilinx平台视频教程适合零基础，基础进阶、工作者提高的课程。 课程讲解FPGA简介，历史，开发流程，Verilog语法，VIVADO平台软件使用。 如果您是非计算机专业，想转行FPGA开发，或者您想FPGA基础更扎实，此课程将是你无二的选择。

1、设计要求基于小脚丫FPGA开发板设计带数码管显示倒计时的交通灯系统，要求: 1)一个道路绿灯持续时间25S，红灯持续时间10S，黄灯持续时间3S； 2)另一道路绿灯持续时间10S，红灯持续时间25S，黄灯持续时间3S； 3)第一位数码管和第二位数码管显示倒计时； 2、硬件连接FPGA的系统时钟来自于小脚丫FPGA开发板配置的25MHz时钟晶振，连接FPGA的C1引脚。 本设计除了时钟和复位键以外没有其他的输入，故只用到一个按键K6硬件设计如图1所示，按键连接到FPGA的B1引脚。 图1、复位键硬件设计 设计中需要两个RGB的led进行交通灯显示的呈现，每一个RGB的LED都有三个引脚需要跟小脚丫连接在一起。两个LED跟小脚丫FPGA开发板之间的连接关系如图2所示，对应的管脚如下。 图2、RGB_LED硬件连接 设计中需要使用数码管进行倒计时的显示，小脚丫通过74HC595来控驱动和控制数码管。74HC595跟小脚丫FPGA开发板之间的连接关系如图3所示，对应的管脚如下。 图3、数码管驱动74HC595硬件连接 3、工作原理和状态转换 1)使用计数器做分频处理，得到周期为1秒的脉冲信号clk_1h； 2)使用一个6bit的BCD码表示倒计时时间的值，其中高2bit表示值的十位，低4bit表示值的个位； 3)用以下四个状态分别表示交通灯不同的显示； S0: 大路绿灯亮，小路红灯亮，持续25S； S1: 大路黄灯（蓝灯）亮，小路红灯持续3S； S2: 大路红灯亮，小路绿灯亮，持续10S； S3: 大路红灯亮，效率黄灯（蓝灯）亮，持续3S； 得到状态转换图如下: 图4、交通灯状态转换图 4、代码设计为了实现所需要的功能，我们将整个设计在顶层划分为五个不同的模块，如图5所示。 图5、交通灯程序框图 4.1clock_division模块Clock_division模块主要实现数字时钟的模式控制，程序代码截图如下: 4.2 Curren_state模块 这部分代码的作用是将次态赋值给当前态，这是三段式的标志性模块。该模块程序代码截图如下: 4.3 Output&count模块这部分代码可以说是整个代码的核心部分，交通灯的显示在这部分完成。此外，这一部分还负责进行倒计时，这部分的代码将即使数字分为个位和十位进行分别倒计时。此举有利用后面对74HC595驱动数码管的代码进行调用。其序代码截图如下: 4.4 CubeDisplay模块这部分代码用于74HC595的控制，以使得数码管能够按照计划进行倒计时显示。这部分代码截图如下: 5、系统运行图6、系统运行 视频地址: 优酷视频（基于小脚丫FPGA的倒计时交通灯）: https://v.youku.com/v_show/id_XMTU0NDI4NjQ1Mg==.html 6、资源报告资源数量比例说明 LUT4s24919% 寄存器1157% 存储器00% IO管脚11 时钟频率25MHz 7、知识点时钟计数分频 三段式程序段的编写 串行/并行转换 74HC595控制 9、相关文件文件名称功能 Traffic_Light交通灯状态转换和灯显示，以及顶层模块功能 DLED_4Bit倒计时显示模块

飓风cyclone FPGA开发板verilog逻辑例程Quartus工程源码文件（16例）： low_cost_lcd S1_38yima S2_div S3_WAVE S4_LCD_V S4_LCD_VHDL S5_UART S6_VGA S6_VGA_change S7_PS2_LCD S7_PS2_RS232 S8_test T1_SW_PB T2_USB_IN T3_USB_OUT T4_LED_RUN 1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序可以在VGA显示器上以800x600分辨率显示方波示例和字母示例 3。具体设计参考代码。 `timescale 1ns/1ns module UART_tb; wire tbre; wire tsre; wire sdo ; wire rxd; reg [7:0] din; reg rst ; reg clk16x ; reg wrn; reg rdn; wire [7:0] dout; wire data_ready; wire framing_error ; wire parity_error ; uart PC (.dout(dout), .data_ready(data_ready), .framing_error(framing_error), .parity_error(parity_error), .rxd(rxd), .clk16x(clk16x), .rst(rst), .rdn(rdn), .din(din), .tbre(tbre), .tsre(tsre), .wrn(wrn), .sdo(sdo) ) ; uart_if FPGA (.clk(clk16x), .rst_n(~rst), .txd(rxd), .rxd(sdo) ); // Enter fixture code here initial begin din = 0; rst = 0; clk16x = 0; wrn = 1; rdn = 1; end always #10 clk16x = ~clk16x ; initial begin #3 rst = 1'b1 ; din ="R";// 8'b11110000 ; #5000 rst = 1'b0 ; #30 wrn = 1'b0 ; #150 wrn = 1'b1 ; //#4000 din ="r"; // 8'b10101010 ; //#870 wrn = 1'b0 ; //#200 wrn = 1'b1 ; #104000 din ="r"; // 8'b10101010 ; #870 wrn = 1'b0 ; #200 wrn = 1'b1 ; #104000 $stop; end always @(posedge data_ready) begin #100 rdn=0; #500 rdn=1; end endmodule // Uart_tb