搜索【verilog的FPGA】的结果

avalon_dds.bsf

针对DDS9851的SPI配置verilog程序

2021-11-09 17:21:18 4KB verilog DA fpga

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USART的Verilog程序

这是我搜集的串口的Verlog程序，对于FPGA 的学习有帮助

2021-11-08 20:14:59 9KB Verilog USART FPGA

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Altera usb-blaster驱动

解决电脑与fpga相连时，通用串口无法识别的问题，下载本驱动，更新驱动。

2021-10-31 13:14:40 357KB verilog quartus FPGA

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RSAonVerilog:使用Verilog在FPGA上实现RSA算法-源码

RSAonVerilog 使用Verilog在FPGA上实现RSA算法

2021-10-29 14:50:38 855KB Verilog

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verilog-基于fifo的串口通信模块

基于fifo的串行通信模块，两个串口，一个跟上位机通信，一个跟下位机通信，调试成功。

2021-10-05 22:13:19 12.82MB Verilog 串口 fpga

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基于verilog的fpga数字钟

l、能进行正常的时、分、秒计时功能，分别由6个数码显示24小时、60分钟的计数器显示。 2、能利用实验系统上的按钮实现“校时”、“校分”功能；（1）按下“SA”键时，计时器迅速递增，并按24小时循环；（2）按下“SB”键时，计时器迅速递增，并按59分钟循环，并向“时”进位；（3）按下“SC”键时，秒清零；抖动的，必须对其消抖处理。 3、能利用扬声器做整点报时：（1）当计时到达59’50”时开始报时，频率可为500Hz；计满23小时后回零；计满59分钟后回零。（2）到达59’59”时为最后一声整点报时，整点报时的频率可定为lKHz。 4定时闹钟功能

2021-09-10 21:02:28 3.72MB fpga数字钟

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基于FPGA的简单CPU实现

基于FPGA的简单CPU实现，基于FPGA的简单CPU实现，基于FPGA的简单CPU实现，基于FPGA的简单CPU实现

2021-08-17 14:03:33 80KB verilog CPU FPGA

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Gen_TestBench.exe

TestBench生成器首次更新 2021.8.14 根据同一路径下的Verilog/System Verilog文件生成相对应的TestBench；自定义时钟频率；适应不同编辑器；限制：只能生成单个文件的TestBench，且要在同一目录下；时钟信号必须包含“clock”或“clk”，大小写不限；复位信号必须包含“reset”或“rst”，大小写不限；后缀为“_n”的复位信号会被识别为低电平有效，否则默认高电平有效；目前只支持端口声明在端口列表里的设计文件。

2021-08-15 01:52:41 2.32MB verilog systemverilog fpga testbench

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基于verilog的FPGA设计基础

基于verilog的FPGA设计基础.pdf

2021-08-08 19:00:08 18.66MB FPGA设计基础

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Verilog语法极简手册.pdf

Verilog语法极简手册，介绍Verilog HDL词法、数据类型、算术运算，赋值语句、进程语句等。

2021-08-02 15:33:39 637KB Verilog Verilog语法 FPGA

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