verilog编程实现的数字钟，里面有详尽的注释，整个工程直接打包，里面有波形图仿真，程序代码.v文件，可以直接下载到FPGA上运行显示，是电子线路测试实验的验收程序，扩展功能
任意闹钟（手动设置时间）
12小时/24小时切换
自动报整点时数（几点响/亮几下）。
基本功能
以数字形式显示时、分；
秒的用LED小时；
能手动校时、校分
2019-12-21 19:55:54
6.59MB
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编程实现感染PE文件加载DLL，http://blog.csdn.net/ebxds/article/details/41911619
2019-12-21 19:41:41
270KB
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