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贪吃蛇源码（verilog）

用verilog编写的在VGA上运行的贪吃蛇游戏

2019-12-21 19:51:55 5.38MB FPGA verilog 贪吃蛇 源码

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手眼反应计数器

测试手眼反应速度，当按下开始键时，led灯熄灭1~6s，时间不定，然后点亮，眼睛看到led灯亮后按下停止键，此时数码管显示时间即为手眼反应时间。可实现两人比赛，获胜者对应的led灯会点亮；还可查询所有反应时间的最值。

2019-12-21 19:49:57 5KB FPGA Verilog HDL

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fpga-Verilog-图片-文字vga显示

fpga-Verilog-图片-文字vga显示 fpga用vga显示图片和文字。刚完成的

2019-12-21 19:47:06 3.23MB fpga vga显示 Verilog

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VerilogHDL数字设计与综合（第二版）（带书签）

本书从用户的角度全面阐述了Verilog HDL语言的重要细节和基本设计方法，并详细介绍了Verilog 2001版的主要改进部分。本书重点关注如何应用Verilog语言进行数字电路和系统的设计和验证，而不仅仅讲解语法。全书从基本概念讲起，并逐渐过渡到编程语言接口以及逻辑综合等高级主题。书中的内容全部符合Verilog HDL IEEE 1364-2001标准。

2019-12-21 19:46:06 13.46MB FPGA Verilog

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FPGA 使用verilog 编写的AD tlc549 测试程序，数码管做显示，本程序已验证

使用Verilog语言测试AD模块，该程序已经过验证，波形通过示波器检测正常。

2019-12-21 19:43:59 1.02MB FPGA Verilog AD TLC549

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RS485 Verilog通信程序及开发资料

2019-12-21 19:43:52 16.39MB RS485 FPGA Verilog

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LVDS ADC AD9289的FPGA接口参考设计

2019-12-21 19:41:51 1.25MB AD9289 LVDS FPGA Verilog

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32位ARM的ALU设计（基于FPGA）

本资源是用Verilog语言书写的32位ARM的ALU设计，FPGA实现。

2019-12-21 19:40:11 248KB 32位ARM ALU FPGA Verilog

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FPGA实现sobel图像边缘检测，VGA显示

Verilog实现sobel图像边缘检测，并利用VGA显示，各模块均生成了bdf模块搭建在顶层文件中，直观方便，值得学习，本人CSDN博客里有相关讲解

2019-12-21 19:38:52 6.45MB FPGA;Verilog VGA; sobel; 数字图像处理

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基于16倍过采样的FPGA串口解析

基于16倍过采样的串口解析代码，有说明文档，发送说明文档，接收说明文档，和串口协议分析。发送和接收文档有对工程代码的逐句注释解释。

2019-12-21 19:37:44 1.77MB fpga verilog uart

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