使用SystemVerilog搭建的简单UVM验证平台，DUT为Booth乘法器，使用Linux系统中VCS+Verdi+DVE完成调试

在有限域上的模算术运算中，乘法运算最基础且最耗时，因此为提高公钥密码体质的运算速度，设计出运算速度快、消耗时间少的模乘法器非常关键。该文设计出进位保留Barrett模乘法器，乘法部分利用进位保留乘法器，求模运算部分利用Barrett约减运算，用硬件描述语言进行FPGA设计与实现，避免了除法运算。对于192位的操作数，完成Barrett模乘需要约186个时钟周期，计算速率可以达到269.17 Mb/s。

大多数数字功能可分为：数据通道、储存器、控制单元、I/O。加法器和乘法器属于数据通道部分。

集成电路设计课件：4 可选作业2：乘法器的设计.ppt

输入为两个16位有符号数，输出32位相乘结果。要求采用Booth编码和Wallace树型结构。 计算例子： 0110000010000000 * 1000000000000001 = 11001111110000000110000010000000 (24704) * (-32767) = (-809475968) 顶层模块名为mul_tc_16_16，输入输出功能定义： 名称 方向 位宽 描述 a I 16 输入数据，二进制补码 b I 16 输入数据，二进制补码 product O 32 输出乘积a * b，二进制补码

直接补码阵列乘法器 利用混合型的全加器构成的； 设两个5位的二进制补码A、B，可表示为： A＝(a4)a3a2a1a0 ； B＝(b4)a3a2a1a0 符号位a4和b4是带负权的，加括号标注； A*B过程中所包含的操作步骤如下面矩阵所示：

八位乘法器，用verilog编写的，很详细，其原理和代码都有，很好的学习文档

移位相加法乘法器设计原理是从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加，直至被乘数的最高位。

通信电子线路实验：实验六 模拟乘法器.ppt

EDA入门实例，文档中将所有程序贴在上面，还附有仿真图