结合一个具体的低噪声放大器(LNA)设计实例,采用CHRT的0．35μm RFCMOS工艺,在EDA软件IC 5．1设计环境中设计了一个2．4 GHz的低噪声放大器。设计过程中完成了电路原理图仿真、版图设计以及后仿真。实验结果表明该低噪声放大器具有较好的电路性能。结合设计过程,还介绍了如何运用Cadence软件对CMOS低噪声放大器进行电路设计和仿真。

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为了实现低噪声放大器（LNA）同时实现低噪声、高增益及高线性度的目的，采用了偏置电路、最小噪声匹配及最大输出增益匹配相结合的方案。ATF54143工作在（3 V，60 mA）使其具有极高线性度，整体电路由ADS优化。实物测试结果显示，放大器各项指标达到要求并具有低噪声、高增益、线性度好等特点。该放大器可应用于S波段无线局域网等相关领域，具有很好的实用价值。

本文介绍了超高频接收系统射频前端电路的芯片设计。从噪声匹配、线性度、阻抗匹配以及增益等方面详细讨论了集成低噪声放大器和下变频混频器的设计。电路采用硅基0.8 Lm B iCMO S 工艺实现, 经过测试, 射频前端的增益约为18 dB, 双边带噪声系数2. 5 dB, IIP3 为+ 5 dBm , 5 V 工作电压下的消耗电流仅为3. 4 mA。

射频LNA设计要求：低噪声放大器（LNA）作为射频信号传输链路的第一级，它的噪声系数特性决定了整个射频电路前端的噪声性能，因此作为高性能射频接收电路的第一级LNA的设计必须满足：（1）较高的线性度以抑制干扰和防止灵敏度下降;（2）足够高的增益，使其可以抑制后续级模块的噪声;（3）与输入输出阻抗的匹配，通常为50Ω;（4）尽可能低的功耗，这是无线通信设备的发展趋势所要求的。

摘 要：结合一个2．4 GHz CMOS低噪声放大器(LNA)电路，介绍如何利用Cadence软件系列中的IC 5．1．41完成CMOS低噪声放大器设计。首先给出CMOS低噪声放大器设计的电路参数计算方法，然后结合计算结果，利用Cadence软件进行电路的原理图仿真，并完成了电路版图设计以及后仿真。仿真结果表明，电路的输入／输出均得到较好的匹配。由于寄生参数，使得电路的噪声性能有约3 dB的降低。对利用Cadence软件完成CMOS射频集成电路设计，特别是低噪声放大器设计有较好的参考价值。 　　0 引 言 　　Cadence Design Systems Inc．是全球最大的电子设计技术、

1 引 言　　目前，在高达数GHz的RF频段范围内，广泛使用的是GaAs MESFET LNAs，其优点是能够在功率增益高达20 dB的同时，使噪声系数低至大约1 dB。但随着CMOS电路技术的成熟，近来对RF CMOS电路元件的研究成果越来越多，在无线通信系统上也已经实现了SoC化。如果CMOS制造技术能克服噪声大，功率损耗大等缺点，凭借其低廉的价格，CMOS LNAs将有可能在数GHz的RF频段范围内，逐渐取代GaAs MESFET LNAs。　　由于LNAs通常位于整个接收电路的   级，由式（1）可以看出，   级的LNAs对于接收电路有很大的影响。所有在设计LNA电路时，应考虑降低噪

提出了一个低噪声、高线性的超宽带低噪声放大器（UWB LNA）。电路由窄带PCSNIM LNA拓扑结构和并联低Q负载结构组成，采用TSMC 0.18 μm RFCMOS工艺，并在其输入输出端引入了高阶带通滤波器。仿真结果表明，在1.8 V直流电压下LNA的功耗约为10.6 mW。在3 GHz～5 GHz的超宽带频段内，增益约为13.5 dB，输入、输出回波损耗S11、S22均小于-14 dB，噪声系数（NF）为0.875 dB～4.072 dB，三阶交调点IIP3均值为5.35 dB。