以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用 SOPC技术，在一片 FPGA 芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。

DDS直接数字式频率合成器（Direct Digital Synthesizer），相信所有人看到这个名字就觉得不会陌生。有些资料讲述的方式太高大上，不少人一时半会接受不了。本篇文章从双口RAM入手，由浅入深脱掉DDS高大上的外衣。 两个关键术语：a. 相位累加器：Phase = Phase + freq_ctrl，可以暂且理解为i = i + 1一样的东西。b. 频率控制字：freq_ctrl，这个东西的值直接影响输出信号的频率。 假设系统工作时钟（查表时钟）为150MHz，ROM表深度为4096，存储波形为1个周期（如正弦波每周期抽样量化为4096个点），也就是一个周期的波形由4096个采样点组成，意味着输出波形一个周期最多4096个采样点。比如Data输出10M的正弦波，输出的正弦波每周期只有15个采样点；而输出1M的正弦波，每周期将有150个采样点；我们也可以知道当输出频率小于等于36.621KHz时，输出波形每周期由4096个点构成。输出信号的每周期点越多，阶梯效过越不明显，经过低通滤波器后波形越好看。 如果freq_ctrl为1时，那么输出信号为150MHz/40

基于FPGA实现的DDS信号发生器。使用Verilog HDL实现，包含书名文档

FPGA VHDL DDS程序，采用FPGA实现1hz到100khz可调的dds程序，频率调节步长是变化的。

FPGA DDS VHDL 引言 目前市面上有多种DDS(直接数字合成)信号源芯片，如美国AD公司的AD9850，这类专用芯片由于价格昂贵、功能固定单一，使其应用受到限制。本文采用Altera公司的ACEXIK系列FPGA(现场可编程门阵列)器件，在一个FPGA器件中就可以很方便地实现相位累加器和波形查找表。使用VHDL(甚高速集成电路硬件描述语言)在QuartusII工具软件的环境中进行设计，可以一气呵成地完成硬件设计、仿真、综合、测试，直至对FPGA器件的配置，从而大大简化了设计过程、提高了设计效率，并可以根据实际需要对功能进行灵活修改

直接就可以在试验箱运行的文件，引脚都分配好了，大家赶快下载啊！

DDS产生双通道正弦波叠加及matlab验证

AD9854芯片介绍: AD9854内部包括一个具有48位相位累加器、一个可编程时钟倍频器、一个反sinc滤波器、两个12位300MHz DAC，一个高速模拟比较器以及接口逻辑电路。 其主要性能特点如下: 1. 高达300MHz的系统时钟。 2. 能输出一般调制信号，FSK，BPSK，PSK，CHIRP，AM等。 3. 100MHz时具有80dB的信噪比。 4. 内部有4*到20*的可编程时钟倍频器。 5. 两个48位频率控制字寄存器，能够实现很高的频率分辨率。 6. 两个14位相位偏置寄存器，提供初始相位设置。 7. 带有100MHz的8位并行数据传输口或10MHz的串行数据传输口。 AD9854外围电路设计如截图: 附件内容包括: AD9854外围硬件电路设计原理图PDF档； 基于AD9854的FPGA测试程序； 基于DDSAD9854产生各种波形；

基于FPGA的DDS信号发生器 Verilog资料合集，包含源码工程、仿真工程、视频教程、原理图PCB图，是FPGA经典案例系列博客的其中资源之一，系列博客地址：https://blog.csdn.net/qq_33486907/article/details/118653742 欢迎浏览。

FPGA生成DDS源码 及Matlab代码