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复数乘法器设计(VHDL)
详细介绍了VHDL语言的复数乘法器的过程,适合FPGA初学者
2022-06-01 10:54:20
3KB
VHDL
,复数乘法器
1
8bit按位乘法器
8bit按位乘法器,与非门电路“手工”搭的,适合初学者
2022-05-28 00:48:08
583KB
乘法器
1
乘法器除法器实现
乘法器除法器的相关知识总结,供计算机组成复习用
2022-05-25 15:40:05
1.25MB
乘法器
1
16位乘法器
verilog的16位乘法器,面向初学者。
2022-05-24 19:25:26
623B
HDL
1
16x16乘法器设计及仿真程序
在不调用ISE乘法器ip核,需自行编辑乘法器,该乘法器根据组合逻辑思想编辑的。
2022-05-23 21:37:43
36KB
16x16乘法器设计
仿真
FPGA
VHDL
1
改进的蒙哥马利算法及其模乘法器实现 (2008年)
模乘运算的速度决定了公钥加密系统和众多通信系统的系统性能。通过分析Walter等学者对蒙哥马利算法的研究成果,得到运算精简基2-MMM算法,实现基于运算精简算法的线性脉动阵列模乘法器。在验证改进算法正确性后,对模乘法器进行功能仿真和综合。用TSMC0.18μm标准单元库综合,可以工作在200MHz时钟下,等效单元为42k门,完成1024bit模乘法运算需15370ns。
2022-05-21 16:17:03
248KB
工程技术
论文
1
时分割模拟乘法器实验报告.doc
时分割模拟乘法器————上海理工大学电器实训之一
2022-05-19 22:51:41
166KB
时分割
乘法器
1
通信电子线路实验:实验六 模拟乘法器.ppt
通信电子线路实验:实验六 模拟乘法器.ppt
2022-05-18 09:06:26
3.45MB
文档资料
4位流水线乘法器
verilog里用流水线的方法实现乘法器
2022-05-13 17:11:11
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流水线乘法器
1
常见的乘法器Verilog源代码及仿真结果
常见的乘法器Verilog源代码及仿真结果!!!! 仿真 , 源代码
2022-05-12 21:38:16
261KB
乘法器
Verilog
源代码
仿真结果
1
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