用HDL设计一个多功能数字钟，包含以下主要功能： 1.计时及校时，时间可以24小时制或12小时制显示 2.日历：显示年月日星期，及设定设定功能 3.跑表：启动/停止/保持显示/清除 4.闹钟：设定闹钟时间，整点提示

基于VHDL语言设计出数字钟，具有24小时数码管显示，整点报时，时间设置，闹钟设置，FPGA技术的层次化设计方法；闹钟模拟高低音发声；

1正常的计时功能（采用试验箱上的1HZ信号源计时，能完成时分秒的正常计时含数码管显示时、分、秒） 2 计时调整（实现时分位上的手动调整） 3 整点报时（整点到前5秒开始报时，每秒一次，五次后停止） 4 闹钟（设定指定时刻闹钟提醒前5秒开始报时，每秒一次，五次后停止）

华科光电那个开发板的作业，当年写的一个版本，你懂的

在FPGA开发环境下,以QuartusII软件为系统设计平台,采用Verilog HDL语言,运用自上而下的模块化编程思想和实现方案对多功能数字钟各功能模块进行设计.在原理图文件中添加各功能模块元件符号,然后通过连线组合各底层模块来实现顶层模块设计,最后进行编译和仿真,验证设计的正确性.系统整体设计具有灵活性强、外围电路少、计时精度高、可靠性强等优点.最终在FPGA芯片EP2C8Q208C8上完成下载,验证系统的正确性和实用性.

利用VHDL语言编写，具有手动校时，12/24小时切换，音乐闹钟，流水彩灯，还有整点报时，几点整蜂鸣器就鸣叫几声。

基于QuartusII的多功能数字钟设计

使用Verilog实现的多功能数字钟（时钟，闹钟（设置、闹钟音乐）、整点报时、秒表、数码管显示），包含所有的rtl主体代码，和testbench仿真代码。以及使用的fpga驱动beep演奏音乐的原理

FPGA vhdl编写的多功能数字钟程序 包含时钟功能 调时功能 报时功能

系统功能： 1.计时，数码管显示的‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）计时器 2.星期，lcd1602显示星期：MON/TUE/WEN/THU/FRI/SAT/SUN 3.校准，具有手动校星期、校时、校分、校秒的功能。 4.秒表，显示1%秒、60秒，60分，能手动开始和停止 5.闹钟，能在设定的时间发出闹铃声。 6.整点报时，即从59分55秒起，每隔1秒钟发出一次低音“嘟”的信号，连续2次，最后一次为高音“嘀”的信号，此信号结束即达到整点，发音的同时伴有led闪烁。 7.倒计时，能在设定的时间开始倒计时，至0时0分0秒停止