本文围绕着指令执行过程中需经历的五个阶段，详细描述了处理器中各阶段的逻辑设计及其相关功能模块的设计。这五个阶段包括：取指令阶段IF，指令译码阶段ID，指令执行阶段EXE，存储器读写阶段MEM，寄存器写回阶段WB。相关模块包括：程序存储器imem，控制单元controller，寄存器堆regfile，算术逻辑单元alu，数据存储器dmem。在完成了CPU的整体逻辑设计后，通过Modelsim仿真软件在所设计的CPU上运行了测试程序，测试输出波形表明了处理器逻辑设计的正确性。
2021-03-09 19:46:53
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本课程设计的总体目标是利用FPGA以及相关外围器件，设计五段流水CPU，要求所设计的流水CPU系统能支持自动和单步运行方式，能正确地执行存放在主存中的程序的功能，对主要的数据流和控制流通过LED、数码管等适时的进行显示，方便监控和调试。尽可能利用EDA软件或仿真软件对模型机系统中各部件进行仿真分析和功能验证。
2020-01-11 03:12:55
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清华大学电子系微机原理课程设计题目。4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。
2020-01-08 03:00:52
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XilinxSpartan-3E上实现31条MIPS指令流水线CPU代码用VerilogHDL编写，含UCF文件和原理说明图，如有错误请联系邮箱zjuwh@sina.cn指正，谢谢。
2020-01-04 03:15:33
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华科组原课设，在logisim平台实现单周期CPU，5段流水线，理想流水线，插气泡和数据重定向处理各种冲突，包含老师给的各种测试案例和运行结果，以及各种故障处理。包括任务书和mips指令集
2020-01-03 11:24:32
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五级流水CPU，除了最基本的条件、非条件转移指令，算术、逻辑运算指令和访存指令等，还实现了弹压栈指令、子程序调用和返回指令、除法指令和三角函数指令。
代码风格可能不太好，仅供大家参考。
2019-12-28 17:33:06
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计算机组成原理课程作业：使用verilog完成
1、完成四十余条MIPS指令；
2、使用五级流水线；
3、单发射，无cache，无分支预测，使用延迟槽；
4、含测试代码和说明文档。
2019-12-24 03:30:45
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流水线cpu，pipeline_cpu,南大计算机系计算机组成原理实验-Pipeline cpu, pipeline_cpu, Nanjing University Department of Computer Science Computer Composition principle experiment
2019-12-21 22:11:24
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