设计一个数字抢答器系统，该系统适用竞赛等活动中，能准确的显示抢答内容和抢答结果。这个系统主要由译码器、锁存器和脉冲信号发生器部分组成。主持人[X]有一个清零按钮。清零后，显示器清零，抢答开始。三组参赛者分别为：1、2、3组。每组有一个抢答按钮。抢答时，第一时间抢答别符号被显示器L显示。若同时有两组或两组以上抢答，则所有的抢答信号无效，显示器L显示0字符。 在本设计中，第一抢答信号的鉴别和锁存功能由四D触发器FF1 74LS175、三3输入与非门G1、G2、四2输入与门G3和一个由555多谐振荡器构成的时钟脉冲信号源组合完成。当主持人命令开始抢答后，设第一组参赛者在第一时间按下了抢答器按钮［1］，FF1的Q1＝1，G2的3A＝0、3Y＝1，G1的3Y输出为0，G3的1Y输出为0，FF1的CLK＝0，FF1四D触发器74LS175的时钟脉冲信号CLK被封锁（上升沿有效），从而使其他后按抢答按钮的抢答信号无效。

完全版数字逻辑电路与系统设计课后答案（蒋立平版），不在是单号答案，仅供参考学习

北邮数字逻辑小学期实验交通灯 VHDL编写

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数字逻辑)试卷2019版--带答案

本文件为《数字逻辑基础与verilog设计》原书第二版的PDF资源。

数字逻辑课程设计-电子密码锁实验报告，内附完整的VHDL代码，以及该密码锁的设计过程。此密码锁完美实现了开锁、解锁、改密、回退、清空等功能，且消除了抖动等问题。区别与其他设计，该VHDL将密码锁的模块都整合到了一起，没有将VHDL各种模块都分隔开，只有一个完整的芯片，便于理解。代码简单，思路清晰，就算是没有系统的学习VHDL代码的人都能够理解代码含义以及思路过程。

数字逻辑电路 张文超主编 高惠芳 任兵 等 编 电子工业出版社

数字逻辑 毛法尧 ,是利用于嵌入式的 基础教程

数字逻辑电路课程设计报告，包含multisim10设计的模拟电路，分块设计，功能独立课演示。含有相应截图，顺带数字钟电路参考图，用到的元器件资料以及一个pdf阅读器（打包时没注意，但是元器件资料有些是pdf格式的，方便没有pdf的朋友了）