基于FPGA的数字频率计设计与仿真，设计了一个简单的数字频率计，对于初学者有一定的帮助

实验课需要用到 且调试通过~ LIBRARY IEEE ; --有时钟使能的十进制计数器 USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT10 IS PORT (CLK : IN STD_LOGIC ; -- 计数时钟信号 CLR : IN STD_LOGIC ; -- 清零信号 ENA : IN STD_LOGIC ; -- 计数使能信号 CQ : OUT INTEGER RANGE 0 TO 15 ; -- 4 位计数结果输出 CARRY_OUT : OUT STD_LOGIC ) ; -- 计数进位 END CNT10 ; 。。。。。

基于VHDL的数字频率计设计,希望这个文档对大家有所帮助。

电赛一等奖！简易数字频率计设计