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基于MIPS指令集的32位CPU设计与Verilog语言实现_流水线CPU

用Verilog语言设计的流水线CPU，资源里包含了源代码及流水线CPU结构图，与大家分享下。

2019-12-21 21:55:36 9.74MB MIPS CPU Verilog 流水线

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计算机组成实验Project5流水线CPU源代码

通过强测和P5课上测试，支持addu,subu,ori, beq,lw, sw, lui, j, jal, jr, nop指令；支持转发和暂停处理冲突机制；仅可用于参考，不要将其直接上传，否则被查重后果自负。

2019-12-21 21:41:43 17KB Verilog CPU 流水线 北航

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MIPS五级流水线CPU+cache设计

verilog编写的MIPS五级流水线，实现四十余条指令，使用512B的一级数据cache（高速缓存）。附带测试程序与说明文档。

2019-12-21 21:38:24 361KB verilog cache 流水线 MIPS

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MIPS五级流水线CPU(verilog实现)

计算机组成原理课程实验：一个MIPS五级流水线CPU 内含全部源代码和实验文档，verilog实现，开发平台为ISE

2019-12-21 21:38:08 369KB CPU VERILOG PIPE LINING

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简单流水线CPU（含代码及原理图）

简单的流水线CPU，报告原始设计图，VerilogHDL语言的代码，已经Quartus工程项目设计文档等等

2019-12-21 21:28:58 27.58MB 流水线CPU 代码

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流水线CPU Verilog设计

流水线CPU 包括转发暂停等功能，支持mips除eret ，mtc0，mfc0外所有指令(包括乘除运算，读写hi lo，取字节等等）乘除分别需要5，10个周期，代码能通过测试。

2019-12-21 21:01:42 2.15MB 流水线 CPU Verilog

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北航计算机组成Project5

北航计算机组成课Project5资源。包含：全套流水线cpu源代码，数据通路设计和暂停转发分析excel表，和覆盖所有冲突情况的Mips汇编强测代码。

2019-12-21 20:58:02 636KB 北航计组 Project5 流水线CPU 暂停转发

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三级流水线CPU

三级流水线CPU的实现成功在FPGA开发板上通过此CPU实现流水灯的运行。该CPU实现了十多条常用指令，代码中含有指令结构和详细介绍。通过DEBUG分析，最后得到的频率有200多M

2019-12-21 20:57:05 142KB verilo CPU

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vivado简单流水线cpu设计

计算机组成简单流水线cpu的设计 1.解决数据冒险和结构冒险 2.实现周期结束后各阶段的锁存 3.实现内部前推

2019-12-21 20:52:33 2.5MB cpu vivado verilog

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Verilog语言编写的流水线CPU

组成原理实验课的内容用Verilog语言写的流水线CPU，五级流水

2019-12-21 20:23:33 4.33MB Verilog 流水线CPU

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