TINA-TI_SIMP_CHINESE — 基于 SPICE 的模拟仿真程序，可用于硬件仿真 支持的产品和硬件 FPD-LINK 串行器/解串器 DS90UH941AS-Q1 — 带视频分离和 HDCP 的 2K DSI 转 FPD-Link III 桥接串行器 USB 集线器和控制器 TUSB2046I — 具有可选串行 EEPROM 接口的 4 端口 12Mbps USB 全速集线器 升压转换器（集成开关） LM2623-Q1 — 符合 AEC-Q100 标准的 0.8V 至 14V 输入电压、2A 负载电流、升压直流/直流 反激式控制器 UCC28730-Q1 — 适用于汽车的零功耗待机 PSR 反激式控制器 可编程和可变增益放大器（PGA 和 VGA） PGA206 — 5MHz、100pA 偏置电流、FET 输入可编程增益（G=1、2、4、8）仪表放大器 PGA207 — 5MHz、100pA 偏置电流、FET 输入可编程增益（G=1、2、5、10）仪表放大器 模拟电流检测放大器 INA180 — 26V、350kHz 电流感应放大器

运算放大器篇-第八章 有源滤波器设计 128 采样函数 δ(t)的频域图 δ( )如下： 经过滤波的信号跟 δ( )卷积如下： 可以看到在频域轴上，频谱周期延拓。在滤波器的过渡带内会产生频谱混叠，只要混叠区 域不干扰到有用信号频谱（混叠区域幅度足够小或者避开有用信号区域）就不会产生错误。根 据频谱的对称性，0 到 fs/2 的区域被称为奈奎斯特域。由于实际中滤波器不能做到 0 过渡带， 所以采样率 fs要大于信号带宽 fa的数倍。回顾完信号采样定理，我们来看一个具体的例子。 假设我们感兴趣信号的最高频率为 100Hz，幅度为 0-4Vpp，我们使用 2ksps 的采样率对 信号采样，期望达到 12 位的精度，如下图： Fa＝100H 为我们感兴趣的最高频率，我们设置它为低通滤波器的-3dB 截止频率。Fs 为 采样率 2kHz，根据奈奎斯特采样定律，超过 fs/2 的信号将混叠到 0-fs/2 频段中，其中 fs-fa 到 fs 间的频率成分将混叠回 0-fa 频段内，为了保证 0-fa 频段内 12 位的精度，即 72dB 的动态范 围（72db=20*log (2^12) 计算 12 位 ADC 的动态范围），高于 fs-fa 的频率分量都应该被低通滤 波器限制在-72dBc 以下（将 ADC 的最大量程归一化后为 0db，则 12bit ADC 能测量到的最小 信号为-72db，要使混叠到带内的信号不干扰 ADC 采样，则需要衰减到-72db 以下）。所以我 们的过渡带为 fs-fa＝1.9kHz，阻带衰减量为 72dB。

运算放大器篇-第八章 有源滤波器设计 140 由于 Delta-Sigma ADC 常常用数 MHz 的采样率对数 Hz 的信号进行过采样，因此在模拟 滤波器端，Delta-Sigma ADC 通常只需要一个简单的 RC 滤波器，这个 RC 滤波器可能会大大 提高你的设计精度： 8.6 多阶滤波器如何增强过渡带的陡峭度 大家都有一个概念，就是滤波器阶数越多过渡带越陡峭。如果问这个作用的原理，估计 多数人回答不出来。数学分析来解释太过冗长，这里用一个实际的例子，介绍一下多级滤波 器增加过渡带陡峭度的原理。从这个例子中也可以看到一种分析问题的方法，以及 TINA-TI 仿真在模拟电路中的重要性。

针对TI的C6000系列，或者TI的SOC芯片上面集成的C6000DSP，说明如何进行编程和优化，使得代码高效率、充分发挥硬件的性能。（总共包含3个说明文档）

TI DRV91680 datasheet

TI原装TMS320F2812电路原理图,大家可以参考一下.

TI的新芯片ADS１２９１／１２９２的演示板原理图, 是PADS

AD中TI芯片的封装库，资料全面，细致，是电路设计者必备的数据库

I2C缓冲器

人们通常期望硬件工程师能在紧迫的项目时间内交付成果。电路和系统设计人员必须使用一切工具来构建  、可靠工作的设计方案，使其在  次运行表现良好。为了满足这些需求，加之如今不断变化的办公环境，意味着可以在家或远程操控的电路仿真和验证工具比以往任何时候都更具价值。　　我们发现，工程师正在缩减设计的原型设计和评估阶段。某些情况下，他们会直接使用  终的印刷电路板（PCB），但大家都希望能降低电路错误的风险。为此，德州仪器针对高性能、全功能模拟仿真平台的日益增长的需求，与Cadence一同推出了PSpice? for TI，为业内标准OrCAD Pspice环境的全功能版本，使器件评估和在验证时模拟整