自适应Gamma增强算法的代码实现，两种方式，两份源码Matlab.另外附有课程报告，
这个是电子科技大学 图像处理与应用 课程的期末报告。
2019-12-21 20:46:00
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SSD_300_vggmodel，包含两种ssd300：
Model Training data Testing data mAP
SSD-300 VGG-based VOC07+12+COCO trainval VOC07 test
SSD-300 VGG-based VOC07+12 trainval VOC07 test -
2019-12-21 20:45:58
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在使用eclipse的时候，有时候会弹出一个方框，里面的内容是Unhandled event loop exception No more handles，当你点击OK的时候，又会出来一个方框，里面第一句话是 An SWT error has occurred，并且诱导你关闭eclipse，严重影响了我们对eclipse的使用。本人就是遇到这样的问题，百度了大量资料没有解决，后来自己摸索整理了两套方法，写在附件里，供大家使用，希望能帮大家解决这个棘手的问题。
2019-12-21 20:39:49
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springboot整合RabbitMQ实现延时队列的两种方式 教程及源码。参考博客：https://blog.csdn.net/qq_29914837/article/details/94070677
2019-12-21 20:38:49
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参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码，在理解其思想和方法的基础上，将其改造成8位的5级流水无cache的实验CPU，包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。利用VHDL语言编程实现，并在TEC-CA平台上进行仿真测试。为方便起见，后续16位5级流水无cache实验CPU简记为ExpCPU-16，而8位的则记为ExpCPU-8。
对于内存模块的改造，参考《计算机组成原理》课程综合实验的方法，独立设计一块8位的RAM。
（1）利用TEC-CA平台上的16位RAM来存放8位的指令和数据；
（2）实现一条JRS指令，以便在符号标志位S=1时跳转。需要改写ID段的控制信息，并改写IF段；
（3）实现一条CMPJ DR,SR,offset指令，当比较的两个数相等时，跳转到目标地址PC+1+offset；
（4）可以探索从外部输入指令，而不是初始化时将指令“写死”在RAM中；
（5）此5段流水模块之间，并没有明显地加上流水寄存器，可以考虑在不同模块间加上流水寄存器；
（6）探索5段流水带cache的CPU的设计。
2019-12-21 20:34:43
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不要50分，只要3分。谭松波-酒店评论语料-utf8,gb 两种格式 ，一共10000条数据。
2019-12-21 20:29:35
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一、 实验目的与要求：
用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：
在modelsim环境下编写代码与测试程序，并仿真；
在synplify pro下编译，设置硬件并综合。
三、 实验内容及步骤：
1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a
2019-12-21 20:23:47
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