FFT_Test.zip， fpga仿真实现求解信号的FFT和IFFT 使用软件：Vivado2018.3； 功能说明：输入待测试信号数据，输出经过FFT后的频域信号， 以及频域信号经IFFT还原后的信号（使用FFT的IP核实现） 包含：设计文件和仿真文件，以及测试数据生成的Matlab代码。 参数：1024点的16位待测试数据输入，50MHz采样率的5MHz和8MHz正弦波的混合信号输入。 使用需修改仿真文件到所放置的文件夹：$readmemb("D:/Vivado_Exp/00_Test/FFT_Test/fft_data.txt", memory); // 测试数据所在文件夹

由Unity_3D-RPG开发的RPG游戏

汽车设计开发思维导图 包含内容： 整车集成、开发流程、平台化开发、总体设计、总布置设计、造型设计、底盘设计、电子电器设计、车身设计、内外饰设计、热系统设计、尺寸工程、法规设计、整车试制、整车试验验证。 参考资料： 《汽车整车设计与产品开发》 吴礼军主编 ISBN: 9787111691228 可认为是此书的读书笔记。 适用人群： ① 适合想了解汽车整车开发的人员 ② 适合从事汽车某专业开发的，想要既知树木又见森林的人员 ③ 适合从事汽车某专业开发的，想要了解自己负责模块环境件/对手件的人员 ④ 适合与供应商对接，需要了解汽车事物全貌的人员 ⑤ 适合整车集成项目经理

本系列教程将结合TI推出的CC254x SoC 系列，讲解从环境的搭建到蓝牙4.0协议栈的开发来深入学习蓝牙4.0的开发过程。教程共分为六部分，本文为第四部分第四部分知识点：第十六节 协议栈LED实验、第十七节 协议栈LCD显示、第十八节 协议栈UART实验、第十九节 协议栈五向按键、第二十节 协议栈Flash数据存储。

通过自动化办公案例带你理解wps js宏编辑器的开发过程，你需要了解JavaScript的ES6语法，对比vba能节省非常多的代码量，不过缺点也很明显，wps js环境暂时不支持调用win系统组件和第三方控件。

Windows Embedded Compact 2013 (WEC 2013)是Microsoft Embedded Compact家族系列的最新版本，发布于2013年，生命周期按照目前Microsoft发布的计划为2023年。

【苹果CMS二次开发详解】 苹果CMS是一款开源的内容管理系统，尤其适用于视频网站的搭建。它以其高效、稳定和易用的特点，深受广大站长喜爱。本文将深入解析“苹果CMS二次开发完美支持邀请码”这一主题，结合提供的文件列表，探讨如何进行苹果CMS的定制化开发，特别是实现邀请码功能。 我们看到有"使用说明文档"，这通常是开发者为用户或后续维护者提供的操作指南，里面可能详细介绍了如何启用和配置邀请码系统。在二次开发过程中，理解并遵循这些说明是至关重要的，可以避免不必要的错误和时间浪费。 在"install.php"和"index.php"这两个文件中，我们通常能找到系统的核心安装和运行逻辑。在苹果CMS的邀请码功能实现中，可能涉及到数据库的修改，例如新增邀请码表，用于存储邀请码信息，包括生成、分配、使用状态等。"install.php"可能会有相应的数据库脚本，而"index.php"可能包含与邀请码系统交互的入口代码。 "inc"目录下的文件通常是系统的一些公共函数库，二次开发时可能需要在这里添加或修改与邀请码相关的函数，比如生成邀请码、验证邀请码有效性等功能。 "admin"目录包含了后台管理界面的文件，邀请码管理功能的添加或完善应该会涉及这部分代码的修改。可能需要创建新的管理页面，用于生成、查看、分配邀请码，以及处理邀请码的使用情况。 "upload"目录用于存放上传的文件，如邀请码图片或者与邀请码相关的附件。如果邀请码以图片形式存在，那么上传和展示的逻辑将在这里实现。 "伪静态规则"文件则关乎网站的URL美化，对于邀请码功能，可能需要设置特定的伪静态规则，使得邀请码链接更加友好且易于分享。 ".vscode"是Visual Studio Code的工作区配置文件，虽然不直接影响代码运行，但对开发者来说，了解这个配置可以帮助他们更好地利用IDE进行开发。 苹果CMS的二次开发涉及到多方面的内容，从数据库设计到前端展示，都需要精心规划和实施。邀请码功能的加入，不仅可以提升用户体验，也可以作为会员推广的一种手段。开发者需熟练掌握PHP语言，理解苹果CMS的架构，并具备一定的数据库管理和前端开发能力。通过以上文件的修改和整合，可以构建出一个完善的邀请码系统，实现对苹果CMS的个性化扩展。

FPGA开发知识点 FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，具有强大的处理功能和完全的设计自由度。随着FPGA的发展，它在电路中的角色已经从最初的逻辑胶合延伸到数字信号处理、接口、高密度运算等更广阔的范围。应用领域也从通信延伸到消费电子、汽车电子、工业控制、医疗电子等更多领域。 1. FPGA在ASIC设计中的角色：FPGA可以作为ASIC设计的白盒式剖析，帮助工程师更好地理解产品，提高服务质量和个人价值。 2. FPGA在系统设计中的角色：FPGA可以作为系统设计的核心组件，实现板卡设计、可编程逻辑设计和软件开发的融合，电子产品设计将演变为可编程逻辑设计和嵌入式软件设计。 3. FPGA在智能化和个性化电子产品设计中的角色：FPGA可以实现智能化和个性化电子产品设计，保护有价值的IP，并使竞争对手很难对其进行逆向工程。 4. FPGA在设计流程中的角色：FPGA可以融合处理、存储于一体，板卡设计将融合进可编程逻辑设计中，电子产品设计将更体现一种“软”设计。 5. FPGA在电子设计的发展方向：FPGA将成为电子设计的发展方向，“软”设计将成为电子设计的统一思路。 6. FPGA在工程师职业发展中的角色：掌握FPGA开发知识将成为工程师的一项基本技能，帮助工程师更好地理解产品，提高服务质量和个人价值。 7. FPGA在可编程逻辑设计中的角色：FPGA可以作为可编程逻辑设计的载体，实现电子产品设计的“软”设计和智能化。 8. FPGA在板卡设计中的角色：FPGA可以融合进板卡设计中，实现电子产品设计的可编程逻辑设计和嵌入式软件设计。 9. FPGA在电子产品设计中的角色：FPGA可以实现电子产品设计的“软”设计、智能化和个性化，保护有价值的IP，并使竞争对手很难对其进行逆向工程。 10. FPGA在未来电子产品设计中的角色：FPGA将成为未来电子产品设计的核心组件，实现电子产品设计的“软”设计、智能化和个性化。

在进行FPGA设计与开发的过程中，仿真验证是不可或缺的一环，尤其当涉及到IP核，比如Altera三速以太网IP核时，仿真就显得尤为重要。Quartus II是Altera公司推出的一款综合性的FPGA设计软件，它集成了逻辑设计、时序分析和布局布线等多个环节。Modelsim-Altera则是与Quartus II配套的仿真工具，用于验证逻辑设计的正确性。 在Quartus II 15.0版本中，仿真流程中一个重要的步骤是设置NativeLink。NativeLink能够将Quartus II工程文件与Modelsim-Altera仿真工具进行关联，以便于用户能够更加方便地进行仿真验证。在编译完成，没有错误的情况下，我们可以通过以下步骤来设置NativeLink： 点击Quartus II界面中的"Assignments" -> "Settings"，在弹出的对话框中选择"EDA Tool Settings"（红框1处），接着选择"Simulation"（红框2处）。在设置过程中，需要核对红框3处和4处是否与图上设置的一致。随后，勾选红框5处的"Compile testbench"选项，点击红框6处的"Test Benches"以进入新的testbench设置窗口。 在testbench设置窗口中，点击"New"创建一个新的Testbench设置脚本。然后，点击NewTestBenchSettings选项卡中的Filename一栏最右侧的三个小点（红框1处所示）。在弹出的文件选项卡中，定位到工程目录下的"_testbench/testbench_verilog/"目录下，选择"_tb.V"文件并Open。返回到NewTestBenchSettings选项卡中后，点击Add将"_tb.v"添加进去。 接下来，需要再次点击那三个小点，进入文件选择选项卡中，并定位到工程目录下的"_testbench/testbench_verilog/models"文件夹中，选择除以"timing"开头的文件以外的其他所有文件。点击Open。这些文件是为了配合仿真TSE IP核而存在的仿真模型，它们组合在一起相当于虚拟了一个物理的网络收发器PHY，使得我们可以模拟真实的板级环境进行仿真测试。 在NewTestBenchSettings选项卡中，Testbench一栏中输入"_tb"，而TopLevelmoduleintestbench一栏中输入"tb"。需要注意的是，尽管文件名字是"_tb.V"，但文件中的testbench顶层实体名字仍然是"tb"。因此，我们不应该直接设置"_tb.V"作为topLevelmoduleintestbench的名字，而应该根据实际情况输入"tb"。 完成设置后，连续点击两次"OK"，回到Settings-<工程名>选项卡中，勾选"Use Script to setup simulation"，并定位到文件"_testbench/testbench_verilog//_wave.do"。这个文件是一个脚本文件，它的主要功能是帮助我们将信号有条理地添加到仿真波形窗口中，使得观察更加直观。点击"Apply"，然后"OK"即可。 至此，NativeLink的设置基本完成。在Quartus II软件中点击"RTL Simulation"按钮就可以启动仿真。仿真过程会比较漫长，因为Modelsim-Altera需要首先对设计文件进行编译，整个过程大约需要3分钟左右的时间。仿真开始后，模型将会自动在波形窗口中添加信号并停在仿真时间0处。由于仿真脚本中没有"run"命令，所以添加完波形后Modelsim将进入等待状态。这时，我们需要手动输入"run-all"命令或者在GUI上点击"run-all"按钮来运行仿真。仿真大约运行10秒后会停下来，此时，我们就可以开始观察波形，并在Transcript窗口中获取仿真过程中的一些数据信息。 通过上述步骤，我们可以完成对Altera三速以太网IP核的仿真测试，观察收发模块和FIFO模块的信号波形，对仿真结果进行初步的分析。在后续的工作中，还需要对仿真结果进行深入的分析，以便进一步优化设计，确保最终的FPGA设计达到预期的功能和性能要求。

在电子设计领域，FIFO（First In First Out，先进先出）是一种常用的数据存储结构，尤其在数字系统和嵌入式系统中，如周立功开发板上的ProASIC3实验中，FIFO常用于实现数据缓冲，确保数据传输的同步。在给定的文件列表中，我们看到有四个相关的Verilog源文件：ctrl_FIFO.v、rec.v、send.v和FIFO_top.v，它们分别可能对应FIFO的不同组件或整个FIFO的设计。 1. **FIFO的基本概念**： FIFO是一种特殊的队列，遵循先进先出的原则，即最早存入的数据最早被取出。在数字系统中，FIFO常用于解决不同速度的模块间的数据传输问题，例如，当一个模块以较慢的速度产生数据，而另一个模块以较快的速度消耗数据时，FIFO可以作为一个临时存储，避免数据丢失或溢出。 2. **ProASIC3 FPGA**： ProASIC3是Actel公司（现被Microsemi收购）推出的一款现场可编程门阵列（FPGA），它提供了丰富的逻辑资源、I/O引脚和嵌入式存储器，适合于各种数字系统设计，包括嵌入式控制、接口转换、信号处理等应用。 3. **Verilog语言**： Verilog是硬件描述语言的一种，用于描述数字系统的结构和行为，是FPGA和ASIC设计中的标准语言。在这些源文件中，ctrl_FIFO.v可能是FIFO的控制逻辑，rec.v可能是接收端的逻辑，send.v可能是发送端的逻辑，而FIFO_top.v很可能是整个FIFO设计的顶层模块。 4. **FIFO的组成**： 一个典型的FIFO包括数据存储单元（如RAM）、读写指针（WR_PTR和RD_PTR）、读写控制逻辑以及状态检测（如空、满标志）。在Verilog代码中，这些组件通常通过综合工具生成硬件电路。 5. **FIFO的工作原理**： 当数据写入FIFO时，写指针加1，当数据从FIFO读出时，读指针加1。如果写指针和读指针相同，则表示FIFO为空；如果写指针即将追上读指针（根据FIFO的大小），则表示FIFO将满。这些状态信息对系统设计至关重要，以避免数据丢失或损坏。 6. **设计要点**： - **同步与异步**：FIFO可以是同步的（所有操作基于同一个时钟）或异步的（读写操作基于不同的时钟域），异步FIFO设计更为复杂，需要考虑时钟域交叉问题。 - **深度**：FIFO的存储容量（深度）需要根据具体应用来确定，以满足数据传输的延迟要求。 - **握手协议**：读写操作之间通常需要握手协议，以确保数据的正确传输和同步。 7. **Verilog实现细节**： - **寄存器和存储器**：在Verilog中，用reg关键字声明寄存器，用memory关键字声明存储器。 - **状态机**：控制逻辑通常会包含一个状态机来管理FIFO的操作流程。 - **边界处理**：处理读写指针达到存储器边界的情况，比如循环缓冲或重置指针。 通过对这些Verilog文件的分析，我们可以深入了解FIFO的内部工作原理和ProASIC3开发板上如何实现这个功能。每个源文件都包含着特定的功能，组合起来形成完整的FIFO系统，为数据传输提供高效可靠的解决方案。在实际设计中，还需要考虑到功耗、面积和速度等因素，以优化FPGA资源的使用。