DOUBLE DATA RATE(DDR) SDRAM VDD = +2.5V ±0.2V, VDDQ = +2.5V ±0.2V • Bidirectional data strobe (DQS) transmitted/ received with data, i.e., source-synchronous data capture (x16 has two – one per byte) • Internal, pipelined double-data-rate (DDR) architecture; two data accesses per clock cycle • Differential clock inputs (CK and CK#) • Commands entered on each positive CK edge • DQS edge-aligned with data for READs; centeraligned with data for WRITEs • DLL to align DQ and DQS transitions with CK • Four internal banks for concurrent operation • Data mask (DM) for masking write data (x16 has two – one per byte) • Programmable burst lengths: 2, 4, or 8 • Auto precharge option • Auto Refresh and Self Refresh Modes • Longer lead TSOP for improved reliability (OCPL) • 2.5V I/O (SSTL_2 compatible)

介绍实现ddr控制器的关键数据通路的结口设计

Nexys4-DDR的详细介绍，包括了管脚的对应内容，各个板块的基础原理

micron 256Mb ddr仿真模型，支持modelsim，VCS，ncverilog仿真

超全 RK3288 官方参考设计包，资料很全，原理图，ddr，文档都有。

DDR SDRAM控制器verilog代码及中文说明文档

DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。DDR SDRAM在原有的SDRAM的基础上改进而来。也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。本文只着重讲讲DDR的原理和DDR SDRAM相对于传统SDRAM（又称SDR SDRAM）的不同。 　　DDR的频率、时钟频率和数据传输频率： 　　频率就是内存的工作频率；DDR1内存的频率是和时钟频率相同的，到了DDR2和DDR3时才有了时钟频率的概念，就是将频率通过倍频技术得到的一个频率。数据传输频率就是传输数据的频率。DDR1预读取是2位，D

dwc_ddr3phy_publ_db.pdf

如题：详细链接：https://blog.csdn.net/LOTOOHE/article/details/78692798

利用 UEFI 实现 内存测试，仅为方法总结，程序未提供。涵盖页面设计，单核，多核测试。