FPGA实现 fir滤波器VHDL源码，本人在altera 芯片验证过（20Mhz时钟），处理速度和时钟同步

FPGA fir滤波器 VHDL altera

FPGA实现 fir滤波器VHDL源码，本人在altera 芯片验证过（20Mhz时钟），方法笨重，但是处理速度和时钟同步，有意向作者方面研究的可以邮箱（fpga_dsp@qq.com）联系，别忘了注明本人信息，本人在fpga方面有许多信号处理及通信方面的成果，也有不少经验

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评论信息

arthur_01 :

虽然使用VHDL写的，不过还是不错的，谢了
2015-09-25
liramon :

代码可行，多谢分享！
2014-10-08
simple_elwin :

东西很不错就是分太高了
2013-10-14
renzhi6 :

资源还不错，建议尝试下载
2013-05-09

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