基于Verilog的IEEE754 FPU设计与验证工程
项目简介：数字IC实践项目（11）—基于Verilog的IEEE754 FPU设计与验证改进工程
Improvement by Devane (CSDN IC Brother) @2024.11.22
============================================================
1.Modify run_test.py to support vcs simulation flow.
2.Add sub_test.py to better support random test vectors (100w subtest).
3.Add sim_pool mechanism to support parallel simulation, which can greatly shorten the simulation time of vectors.
文件下载
评论信息
其他资源
- IDW插值批处理
- LISP最小矩形
- Python-基于django制作的简单财务系统
- 某企业财务管理系统PB
- 腾讯企业微信服务商开发实操考试要求及答题
- GS算法恢复相位
- 二维声子晶体平面波展开法计算能带
- 飞思卡尔公司LIN总线的例程代码
- VB6.0版USB-HID通讯调试工具源代码
- Cao求相空间重构嵌入维数
- Win10 精简版 恢复Telnet功能
- C#调用多媒体定时器
- js象棋程序源码
- 企业采购供应链管理系统——P-SCM
- MathOMat：适用于iOS的数学游戏-源码
- NOIP2012提高组初赛试题答案C++.pdf
- crytoapi加解密代码
- 东北大学软件体系与结构四次实验源代码（仅供交流学习）
- DXperienceUniversal 9.3.3 part10（2010年2月1日版本）
- EzCad打标软件二次开发原件以及代码
- 利用 lm（）预测NBA常规赛前16强
- Python标准库英文版【完整版】
- 101规约源代码（可模拟从站）
- RTL8188C_8192C_USB_linux_v4.0.2_9000.20130911
- 手机各机型ua
- WinCE环境的游戏
免责申明
【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论 【只为小站】 经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明