Verilog实现高电平噪声滤波

Verilog 滤波脉宽鉴别高电平噪声

本模块实现高电平噪声滤波功能，即将高电平持续时间低于阈值的脉冲滤除。输出脉冲与输入脉冲间有1个阈值长短的时间延迟。程序中时钟为1MHz，阈值FilterThreshold为100us，可根据实际情况进行设置。敬请注意，由于时延影响，若FilterThreshold为100，则低于101的都被滤除，大于等于102的才能通过。

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zs_05063233 :

现在做的一个项目中需要这方面的资料
2018-12-10

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