WHUT-逻辑与计算机设计第五个实验报告（第7-8次课）.doc
WHUT-逻辑与计算机设计第五个实验报告（vivado实现）
1. 掌握一些特殊进制（60进制、24进制）计数器的设计与实现；
2. 掌握由basys3提供的100MHZ系统主时钟生成1HZ时钟的方法；
3. 掌握数字计时器的实现方法：描述由1HZ的时钟驱动，秒钟60进1，分钟60进1，时针24进1；
4. 掌握将计时器显示在七段数码管上。
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