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verilog闹钟.zip
verilog闹钟.zip
上传者:
38666053
|
上传时间: 2021-12-15 15:52:12
|
文件大小: 5KB
|
文件类型: -
verilog
闹钟
2019北京大学hdl课程闹钟电路的实现,其中:
time_block是时钟模块
alarm_block是闹钟模块
toggle_switch是控制闹钟鸣响的模块
time_display是将时钟输出的信号转化为LED所需的信号输出的模块
timer是最上层的模块
tb_timer是测试程序
本电路可综合。
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