UART收发模块源码（Vivado 2018.1+Xilinx/VHDL）

uart vhdl fpga 串口通信

1.波特率可以灵活更改，默认115200Baud； 2.校验模式可以灵活更改，包括无校验、奇校验和偶校验，默认无校验； 3.代码注释详细，同时含有testbench仿真文件，用于测试闭环条件下的收发工作情况； 4.已经工作于实际工程应用中。

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