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移位相加乘法器的verilog HDL设计代码
移位相加乘法器的verilog HDL设计代码
上传者:
reborn_lee
|
上传时间: 2021-05-29 21:32:48
|
文件大小: 485B
|
文件类型: V
移位相加
从被乘数的最低位开始判断,若为1,则乘数左移i(i=0,1...(WIDTH-1))位后,与上一次和相加;若为0,则乘数左移i位后,以0相加。直至被乘数的最高位。
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