基于VerilogHDL语言的新型抢答器设计

verilog 抢答器

本文提出一种基于 Verilog HDL 语言的抢答器设计方法。该设计实现有三组输入，具有抢答倒计时功能，对各抢答小组成绩进行加减操作并显示的抢答器。文中介绍抢答器设计架构、硬件电路和控制程序的设计方法。该抢答器采用 Verilog HDL语言模块化和层次化的思想，使设计十分简单，能够广泛应用于各种竞赛中

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wxhhyjl :

很不错的资源。我是下载后自己学习用的，可以直接用，很好
2016-08-03
gxu1990ao :

被骗了网上有免费的资源还浪费了我五分。根本不值这么多分。
2012-06-25

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