版图设计-基于最小均方误差的多用户mimo下行预编码

3．5版图设计 版图设计是电路设计中非常重要的一个环节，版图设计的好坏直接决定了最终产品能否达到电 路设计者所期望的性能指标。本设计中的版图是基于新加坡特许半导体(Chartered)O．18pm CMOS 工艺库，在Cadence环境下使用Virtuoso设计完成。下文详细阐述了本论文版图设计中关注的要点 以及相关设计方法。 3．5．1 设计规则 1)版图的对称性 由于该VCO采用差分结构，因此版图的对称性非常重要。首先，在单个VCO中，若不能保证 对称性，则差分输出信号的相位会存在偏差，这会给后级电路(Divider)的工作造成不良影响。而 且，根据第二章所述，对称的输出波形可以降低闪烁噪声对相位噪声的影响。 输出Buffer、电流镜等电路中也同样要注重对称性的设计。尽管一些失配不可避免，但如果不 充分注意版图中的对称性，就可能产生大的失调电压。且对称性设计还可以抑制共模噪声和偶次非 线性效应121J。 版图匹配性设计主要考虑以下六方面原则14纠： a)结构相同。有源器件、电阻、电容、电感相互匹配时，其电路结构及工艺都需要相同。 b)等温线相同。器件的参数很多是对温度敏感的，所以匹配器件必须有相同的本地温度。大功 率器件会在芯片内作为一个热源散发热量，所以版图设计时尤其要注意将需要匹配的器件放在大功 率器件的等温线上。 c)尺寸形状相同。对于电阻版图设计而言，两个要求匹配的电阻需要采用相同的宽长比以及方 块数，如果电阻有拐角的话，就需要具有相同的拐角数，相同的每一段尺寸。对于MoS管版图设 计而言，可以将它们设计成具有不同并联数目的两个管子来得到一个比较精确的比值。 d)采用共质心结构。质心可以简单地理解为质量均匀点，共质心布局可以减小工艺上的随机误 差。 e)方向相同。由于各向异性的工艺步骤会引起工艺参数的不对称性，同时硅衬底本身也具有各 向异性的特性，因此，匹配器件采用方向相同的布局可以减小工艺带来的各项异性问题。 f)周边环境相同。通过添加虚拟器件可以使有用器件工作环境相同，可避免由于工作环境不同 导致的失配。 2)寄生效应 模拟集成电路设计中，寄生参数对电路性能会有较大的影响，在高频下尤其明显。因此，在版 图设计中，应尽量减小寄生效应。 在VCO的版图设计中，通常重点关注与谐振回路相关的部分。首先来看交叉耦合管。晶体管 多晶硅栅的电导率远低于铝线，因此多晶硅栅的寄牛电阻往往不能忽略。如果栅电阻较大，就相当 于在电路中加入了一个噪声源，这会恶化电路的噪声性能。采用折叠结构可以改善这种情况。如图 3．15所示，(a)图为一个宽长比为W／L的大尺寸MOS管，假设栅电阻为2R。(b)图中用两个宽长比 为W／2L的MOS并联来替代它，那么栅电阻就变成两个R的并联，即R／2，相差4倍。折叠式结构 还可以减小源／漏区与衬底之间的结电容。对于图3-15(a)qb晶体管，有 C肋=Css=WEC，+2(W+E)Cj． (3．10) 其中Cj是与结底部相关的下极板单位面积电容，Cj洲是由于结周边引起的侧壁单位长度电容。 对于图3．15(b)有 形 矽 c脚=二三■EC，+2(三■+e)c胁 z z (3．11) 31