有关仿真-mastering linux shell scripting 无水印原版pdf

（2）语言设计的捷径 我偶尔到 HDL 语言论坛去看看，看到很多人对语言的学习感到困难，其实语言的学习并不困难， 其捷径是什么，答案：先用原理图设计，尤其是一些基本的逻辑功能单元。分频计数，开关，串并、 并串等等。从某种角度来说语言的本质是原理图设计，如果您脑袋里想的原理图，手指在键盘上敲 出来的是语言，你可以不用担心代码可综合性。其实我学习语言是今两年的事情，我只看两三天 Verilog 语言语法，然后看看基本逻辑单元的表示方法和例子，就可以用 Verilog 进行设计了，当然会 在设计过程中碰到一些语法表示的困难，翻翻书就可以了。 当然，不是语言不重要，功能的实现也需要语言准确的表达，例如 case 语句如何避免 LATCH。 （3）有关仿真 我曾经有一个做 FPGA 的同事，每当设计完一个功能模块，就看到用 MODELSIM 仿真好几天， 一个设计下来，仿真耗用他很多时间，为什么会这样，原因有两个：基本原因是:功能架构或者说思 路没有想好，在那里凑，第二个原因是因为写代码的时候他脑袋里没有形成时序图。如果这两方面 都想好，仿真的工作量会大大减少的。 在设计和仿真过程时，多想一想被处理的与其他信号的时序关系，这对你的设计能力大有益处。 我刚开始 FPGA 设计时，一个简单的计数器都要仿真半天，别说一个功能模块了，那个阶段设 计是靠仿真才能设计出来的（汗，数字电路没有学好）。但随着设计的增多，水平的提高，仿真用的 时间越来越少了，为什么？因为当你的脑袋里有时序图时，仿真回归了它真正的本意，只不过验证 你（脑袋里的时序）设计是否正确的一个工具。